الجملة 1: بالاضافة للصف الارتباطي الي يستخدم في التصميم، SystemVerilog يقدم صفات ساكنة، صفات ديناميكية و صفوف. الجملة الثانية: SystemVerilog يقدم زادة المصفوفات الستاتية، المصفوفات الديناميكية والصفوف إضافة للمصفوفة الارتباطية المستخدمة في التصميم. سؤال: الجملة 1 والجملة 2 يعبروا عن نفس المعنى؟ إيه أو لا؟