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  (英語:half adder)的功能是將兩個一位二進位制數相加。它有兩個輸出:  半加器將兩個輸入位加和,產生進位與和,是半加器的兩個輸出。半加器的輸入變數叫做被加數或被加位。輸出變數為和與進位。  半加器的真值表如下:

  全加器(full adder)將兩個一位二進位制數相加,並根據接收到的低位進位訊號,輸出和、進位輸出。全加器的三個輸入訊號為兩個加數"A"、"B"和低位進位"C"。全加器通常可以通過級聯(cascade)的方式,構成多位(如8位、16位、32位)二進位制數加法器的基本部分。全加器的輸出和半加器類似,包括向高位的進位訊號"C"和本位的和訊號"S",相加結果的總和表達為formula_1。一位全加器的真值表為:  在實際的應用中,全加器可以通過不同的方式製造,例如直接利用電晶體級的電路,或者由其他現成的邏輯閘來構成。和、進位訊號對應的邏輯函式表示式分別為formula_2以及formula_3。另一種全加器電路與之前的方式略有不同,它用一個異或門來代替或門對其中兩個輸入訊號進行求和,其進位訊號對應的邏輯函式表示式分別為formula_4。通過適當的邏輯函式變化,可以證明它與前面的計算方法結果一致。  在這個實現中,將最後的或門換成異或門不會影響邏輯。如果電路使用的是每個晶片上只有一種閘的簡單積體電路晶片,僅使用兩種閘會比較方便。  全加器可以用兩個半加器來構造,將輸入端"A"和"B"連線到一個半加器上,然後將其和輸出訊號與進位輸入訊號分別作為第二個半加器的兩個輸入,並將兩個進位輸出訊號進行邏輯或運算。全加器的關鍵路徑(critical path,即經歷最多邏輯閘的路徑)經過兩個異或門,終止於和位 formula_5。假定異或門耗費3個延遲來完成,一個全加器的關鍵路徑上施加的延遲等於 進位模組(carry-block)包括2個邏輯閘,因此延遲為  全加器還可以使用一個三輸入的異或門來求和,再使用一個兩級與或結構來實現進位訊號對應的積之和(sum of products)式。

  

  可以使用多個一位全加器來構成"N"位加法器,其中對應低位的全加器將其進位輸出訊號"C"連線到高一位的全加器的進入輸入端"C"。這種構成多位加法器的形式被稱為“波紋進位加法器”或“脈動進位加法器”(ripple-carry adder),“波紋”形象地描述了進位訊號依次向前傳遞的情形。如果不需要連線其他進位訊號,則最低位的全加器可以用半加器替換。  波紋進位制加法器的電路佈局形式較為簡單,設計這種電路花費時間較短。然而,波紋進位加法器的進位輸出、輸入所經過的路徑上比其他佈局方式具有較多的邏輯閘,高位的計算必須等待低位的進位輸出訊號被計算出來才能開始,因此造成了更大的延遲時間。  下面簡單計算訊號在加法器中的延遲。每一個全加器具有三級邏輯函式。在一個32位的波紋進位加法器中,有32個全加器,隨之產生的邏輯閘延遲則可以根據關鍵路徑的延遲時間來決定,即2倍的最高位全加器輸入訊號、進位輸出延遲,加上31乘以3倍的其他全加器上的延遲,總共等於95倍的邏輯閘延遲。一個 "n" 位波紋進位制加法器的最壞情形延遲方程為 從位位置0到進位輸出的進位有一點不同: 輸入進位必須經過 "n" 個進位生成器模組來得到進位輸出的效果  交替進位極性和優化的與或非門的設計可以減少一半的延遲時間。

  為了減少多位二進位制數加減計算所需的時間,工程師設計了一種比脈動進位加法器速度更快的加法器電路,這種加法器被稱為“超前進位加法器”(carry-lookahead adder)。  下面簡述超前進位加法器的主要原理。我們先來考慮構成多位加法器的單個全加器從其低一位獲得的進位訊號formula_11,我們可以將它變換為formula_12。現在為二進位制數的每一位構建兩個新訊號:  於是,某位全加器從低一位獲得的進位可以表示為formula_15,例如次低位全加器從最低位獲得的進位為formula_16,而從最低位開始第三位的那個全加器獲得的進位訊號則為formula_17。在多位脈動進位加法器中,formula_18必須連線到低一位的進位輸出訊號,如果使用這種方式構成多位全加器,則邏輯閘的延遲會發生累加,導致降低電路的計算效率下降。超前進位加法器採取的方式是,將formula_19的邏輯函式代入到formula_18,即formula_21,於是,這一位的進位輸出就只取決於formula_22、formula_23、formula_24、formula_25、formula_26幾個訊號,而這幾個訊號都是計算電路外部的已知訊號,而非低一位的計算結果。上面考慮的是從最低位開始第三位的情況。採用類似的代入方法,可以用各位的生成訊號formula_27、傳輸訊號formula_28,以及最低位從外部獲取的進位訊號formula_26來表示多位全加器的所有進位訊號。 通過列出多位加法器各位的進位輸出,可以發現高位的進位輸出表示式(積之和式)涉及的變數更多,對應的邏輯電路連線會變得更復雜,而且在實際應用中會遭遇邏輯閘的扇入問題。因此有必要對位數過高的全加器進行邏輯劃分,如將六十四位全加器分為四個十六位超前進位加法器來實現(如右圖)。多位二進位制數加法器的標準晶片通常具有超前進位的組成形式,例如:7400系列的7483、74283晶片。
在電子學中,加法器(英語:adder)是一種用於執行加法運算的數位電路部件,是構成電子計算機核心微處理器中算術邏輯單元的基礎。在這些電子系統中,加法器主要負責計算地址、索引等資料。除此之外,加法器也是其他一些硬體,例如二進位制數的乘法器的重要組成部分。