い程度にはみ出しており,NANDメモリ10の表面は露出している。充填させているが,これより低くてもよく,隣接するNANDメモリ10同士に接着部31が接触していればよい。高くなるようにNANDメモリ10間に接着部31を充填してもよい。図7は,比較例としての基板の各層の配線密度を示す図である。配線密度が約90%となっていた。となり,上層の配線密度(約60%)との差が大きくなっている。比率と異なることとなる。数も異なることとなる。凸形状)となるような反りが発生しやすくなる。半導体装置100の製造過程で生じやすい。発生しやすくなっている。熱膨張係数も略等しくなる。のを抑制することができる。ントをより大きく発生させることができる。線設計が容易になり,コストの抑制を図ることができる。ライン上に配線層を形成してもよい。しての配線密度を調整してもよい。