ホスト1の外部メモリとして機能する。CPUなどがあげられる。デバッグ用機器200との間でデータを送受信することができる。体装置100内の各回路に供給する。図2は,半導体装置100の概略構成を示す平面図である。導体装置100の側面図である。基板8は,平面視において略長方形形状を呈する。クタ9が設けられている。電源回路5に供給する電源入力部として機能する。8層構造となっている。基板8の層数は8層に限られない。基板8の層構成を示す図である。パターンが形成されている。配線パターンは,例えば銅で形成される。保護膜としてソルダーレジスト8cに覆われている。図5は,基板8の各層の配線密度を示す図である。第8層までを下層という。受信する信号層,グランドや電源線となるプレーン層として機能する。面面積に対する配線層が占める割合を,図5に示すように構成している。く網状配線層とすることで,その配線密度を30〜60%に抑えている。ここで,基板8の上層全体での配線密度は約60%となっている。層全体の配線密度とを略等しくすることができる。等しくなるようにすればよい。図9は,NANDメモリ10の隙間に充填された接着部を示す図である。0と基板8との隙間からはみ出している。