08:35瑞起、初のUWBゲームパットを先行予約開始。19:21ドワンゴ、ZEN大学設立。【特集】LANケーブルなんて自分で作ればいいじゃない。Proで試してみた要注意。Module同じAMDの32nmプロセス世代のCPUでも、新アーキテクチャ「Bulldozer(ブルドーザ)」ベースの「Orochi(オロチ)」と、旧アーキテクチャ「K10(Hound)」ベースの「Llano(ラノ)」を比べると大きな違いが見える。LlanoにあるGPUコアがOrochiにないのはもちろんだが、OrochiではCPUコアのモジュールが4コアしかない。8コアのOrochiでは、2個のCPUコアが完全に1モジュールに融合していることがダイからもわかる。Module」と呼んでいる。2スレッドを並列に実行できるモジュールがBulldozerの基本単位だ。Bulldozerのクラスタードアーキテクチャは、1つのモジュールで2スレッドを同時に実行できる。1つのCPUコアの中で2スレッドを実行する、IntelのHyper-Threadingと異なる。IntelのHyper-Threadingでは、CPU全体のリソースを命令単位で2つのスレッドでシェアする。それに対して、AMDではCPUのリソースのうち整数演算パイプは2つのスレッドがそれぞれ専用コアを持つ。命令デコーダなどのフロントエンドや、浮動小数点演算(FP)ユニットなどは2つのスレッドで共有する。CPUの中でよく使われる部分は2スレッドそれぞれに分離、共有にした方が効率がいい部分はシングルにしたのがBulldozerのクラスタードアーキテクチャだ。それによって、2倍にまでリソースを増やさなくても、2コアに近いパフォーマンスを達成する。(FP)演算は、通常の用途ではアイドルが多く、レイテンシがクリティカルではないため、共有リソースにしたという。複雑なフロントエンドは2重化せずに、命令デコード帯域を広げることで、2スレッド分の命令のフェッチ&デコードを可能にした。BulldozerとLlanoのダイ比較PDF版はこちらBulldozerのアーキテクチャPDF版はこちらマルチスレッディングアーキテクチャの比較PDF版はこちら●大きなフロントエンドブロック2スレッド分の命令ストリームを円滑にフェッチ&デコードするため、Bulldozerのフロントエンドは、従来のK8/K10と比べると著しく強化されている。予測パイプラインは、命令フェッチパイプから独立して動作する。予測機構のガイドによって、命令プリフェッチ機構が予測される命令を先読みする。Buffer)のキャパシティはより大きく取られている。Bulldozerでは、同じ32nmプロセスのLlano(ラノ)のK10コアと比べてフロントエンドが大型化しているが、その一因は、分岐予測回りの強化にあると推測される。ちなみに、Bobcatも分岐予測の強化によりフロントエンドが大型化している。分岐予測精度を上げることで、ムダな実行を防ぎ、パフォーマンスを上げつつ消費電力を抑えるためだ。電力効率を上げるという目標は、Bobcatのような低電力CPUでも、BulldozerのようなパフォーマンスCPUでも、今や共通している。Unitの比較PDF版はこちらZacate/OntarioのダイとCPUコアPDF版はこちらL1命令キャッシュから、命令フェッチキューへのフェッチ帯域は32-byte幅。x86命令のデコードへと拡張されている。Fusion」機能を備える。そのため、デコーダの命令フェッチ数は、最大5個のx86命令換算になるはずだ。Bulldozerのフロントエンドは、サイクル単位で2つのスレッドをスイッチする。スイッチ型のマルチスレッディングとなっている。x86命令/スレッド/クロックの帯域となる。これで、各サイクル4命令発行の整数コア2個に命令スロットを充足できるのは、実行ユニットへの発行時には命令が分解されるからだ。Computer)命令であるため、演算とメモリアクセスの2オペーションが1命令に含まれる場合が多い。実行パイプラインへの発行時に、演算とメモリアクセスの2つの内部命令uOPsに分解することで、4パイプを充填できる。推定される命令のフェッチからディスパッチまでの流れは、下の図の通りだ。Execution)ブロックと、ロード/ストアブロックに分離されている。整数実行ブロックを見ると、実際の実行ユニットは比較的小さく、多くは命令制御やレジスタで構成されていることがわかる。整数コアは、整数命令を実行するALUは2個、ロード/ストアのアドレス生成を行なうAGUも2個。合計で4パイプの構成となっている。演算ユニットのうちコストの高い乗算ユニットと除算ユニットだけはそれぞれのALUに1個だけの構成となっている。AGUはロードとストアの両方に対応する。Files:PRF)」をリネームする方式に変わったこと。従来のAMDアーキテクチャでは、各命令が参照する64-bitのデータは、パイプラインのリザベーションステージョンの中で、命令に付属していた。(PRN)」だけが付属する。実行時以外は、扱うデータが64-bitのデータから8-bitのPRNとなったため、整数コア内部でのデータ移動が減り、より消費電力を削減できるようになったという。ダイエリア上では、物理レジスタをアーキテクチャ上のレジスタにマップするレジスタリネームやPRNを格納するペイロードストレージなどが大きな割合を占めている。命令のディスパッチ帯域は4命令/サイクルで、これは2個のALUと2個のAGUに発行される。命令スケジューラのエントリは40命令で、命令をインオーダに並べ替えるリタイヤキューは最大128エントリの命令を制御できる。物理レジスタは96エントリだ。L1データキャッシュはK10の64KBから各コア16KBへと少なくなった。16論理バンク構成のマイクロバンキングによって、バンクコンフリクトの率を以前と同じに保つという。L1データからは128-bitの2ロードと1ストアをサポートしている。2ポートのロードが同じデータだった場合は、片方のポートが両方のポートに供給することで、無駄なデータ移動とバンクコンフリクトを割けるという。●大きく3ブロックに分かれた浮動小数点(FP)ユニットBulldozerの浮動小数点(FP)ユニットは、従来のK10のFPユニットの構成を拡張する形となっているという。K10は128-bitの乗算ユニットと加算ユニットの2ユニットと、他の処理を担当するユニットを備えていた。Data)の積和算ユニットが2ユニット分と、その他に2命令を処理できるユニット群を備えている。Bulldozerでは、FPユニットは2スレッドで共有されている。Multithreading)で、2つのスレッドの命令を各サイクルに混在して走らせることができる。この部分だけは、IntelのHyper-Threadingと似たようなスレッド制御となっている。FPブロックの中央上半分を占めているのが、FPユニットのコントロールブロックだ。FPスケジューラは、最大4個の命令(uOPs)をピックして実行ユニットに発行できる。各命令最大3オペランドが可能だ。最大60命令までをオンザフライで制御できる。実行ユニットは、データパスによって、大きく3つのブロックに分かれている。Handles)」だ。ローワーとアッパーが積和算ユニットで、ミドルがシャッフルなどのレジスタ操作やロードのユニットとなっている。3つに分かれているかというと、それはレジスタの分割のためだ。K10では、本来64-bitの演算パプラインを備えていたところに、追加で64-bitパプラインを加えた。ダイ上では、付け足しブロックが明瞭にわかる。SIMDのためのパイプラインが初めから設計されている。SIMDに分割されている。BulldozerのFPユニットのダイ拡大PDF版はこちら●2つに分離されたFPレジスタとFP演算ユニットBulldozerのFPレジスタは合計160エントリと極めて大きい。レジスタのデータ部は最大で128-bitのXMMレジスタ(SSE)、またはXMMレジスタを2個分使うと見られる256-bitのYMMレジスタ(AVX)を格納できる。Extensions)をサポートしたためだ。FPレジスタは、X87/MMXレジスタも兼用している。図中では、ユニットの下部にある2個のオレンジ色のブロックが、2つに分割されたFPレジスタだ。ローワーFPレジスタは91-bit幅でXMMレジスタとYMMレジスタの下半分とX87/MMXレジスタを格納する。ハイヤーFPレジスタは73-bit幅で反対にXMM/YMMレジスタの上半分を格納する。SSEで32-bit単精度浮動小数点(FP)の4-wayのSIMDデータを扱う場合、ローワーFPレジスタに半分の2個の単精度データを、ハイヤーFPレジスタに残りの2個の単精度データを格納する。X87/MMXの場合はローワーFPレジスタにだけ格納される。両レジスタファイルは、それぞれ演算ユニットに対して、6リード/2ライトのポートを備えている。ローワーFPレジスタに対しては、ローワーデータパスハンドルズの2個の積和算ユニットが、それぞれ3オペランドを読み出し、1ディスティネーションを書き込むことができる。AMDの図には、ローワーデータパスハンドルズの中に1個の積和算ユニットしか描かれていないが、レジスタポート数から2個の積和算ユニットが配置されていることは歴然だ。同じことが、アッパー側でも行なわれる。積和算ユニット自体はSIMDなら1個の倍精度演算または2個の単精度演算を処理できる。SSEやAVXの処理では、アッパーとローワーそれぞれの対称演算ユニットが同一命令を実行することになる。AMDがこうした設計を取った理由は、レジスタと演算ユニットの間の配線を容易にするためだと推測される。レジスタが2つに分割されているため、レジスタ内のデータを入れ替えるようなレジスタの全ビットを使う命令では2つのレジスタファイルに同時にアクセスする必要が出てくる。そのため、Bulldozerでは分割されたレジスタの間にミドルデータパスハンドルが配置された。このユニットは、シャッフル/パック/パーミュートといった、レジスタ全体を扱う命令を全て処理する。レジスタ全体にデータをロードするロード命令もここでハンドルする。左右のレジスタファイルから中央のミドルハンドルに対しては、それぞれ7リードと5ライトのポートがある。レジスタファイルは合計で10リードと6ライトで、左右へのリード/ライトでポートのうち3リードと1ライトが共有されている。そのため、左右の演算ユニットがフル回転するなら、内側へのポートは制約される。レジスタのバンクは10バンク構成となっている。Module全体のトランジスタ数は213M(2億1,300万)。SRAMなので単純計算でも2MBで100M(1億)トランジスタを超える。実際には各キャッシュラインにヘッダビットがあり、また冗長回路が付属し、さらにタグRAMもあるので、合計すれば120M(1億2,000万)以上になると推定される。L2キャッシュ+パワーゲーティングリングで110M(1億1,000万)トランジスタ。その中でCPUコアの部分は約3分の1の35M(3,500万)トランジスタだった。比率からすると、Bulldozerコアのトランジスタ数はK10コアの2個分に近いと推定される。ダイエリアも、ほぼK10換算で2個分なので、これもうなづける。BulldozerとLlanoのダイ比較PDF版はこちら●FO4を20%減らして高速化を図るBulldozerBulldozerは従来のK10系CPUコアと比べて、同じプロセス技術で同じ電力枠の中で、よりも高周波数にできるという。それは、「FO4(Fanout-Of-4)」の数を従来アーキテクチャと比べて20%も減らしたからだ。CPUの動作周波数は、パイプラインステージのディレイに反比例する。ステージのディレイは通常、インバータ「FO4(Fanout-Of-4)」の遅延に換算して示される。FO4の数字が低いことは、それだけパイプラインステージのクリティカルパスのゲート数が少ないことになる。1ステージの遅延がFO4換算でより少ないパイプラインの方が、一定電圧時の動作周波数を高くできる。パイプラインの動作を速くするには、パイプラインを構成するトランジスタ自体を高速に動かすか、パイプラインステージのゲート数を減らすといった方法がある。前者のトランジスタを高速にする方法では、電圧を上げたり、高速トランジスタを多用することで消費電力を上げてしまう。パイプラインのゲート数を減らすために、パプラインを細分化する場合も、ステージ間のラッチ回路が増えて、これも消費電力が上がってしまう。電力効率の面で一番いいのは、パイプラインのステージ数を変えずに、ゲート数を減らすこと。そのためには、回路設計の改良や、パイプラインのシンプル化などが必要になる。高周波数化の手法PDF版はこちらBulldozerの場合、電力枠を変えずに、高周波数にできるとしているため、最後のパターンだと考えれる。FO4が20%少ないということは、理論上は動作周波数を最大25%上げることができることを意味している。ちなみに、1年以上前からIntel関係者は、Bulldozerの動作周波数が従来より高くなるだろうと観測していた。高速化は、ライバルにとっては予測済みだったとも言える。