自動車に搭載される半導体の数は全体的に急増しており、オートモーティブICは今後も成長が続くことが予想されます。関する規格への適合を図る必要があります。適合性認定プロセスを短期化し、シリコンをいち早く完成させてOEMのリスク軽減を図るとともに、製造テストを徹底してフィールドでの不良率(DPPB:10億個あたりの不良チップ数)を減らすことも重要となります。Self-Test)およびリペア、メモリーのソフト・エラー軽減、定期的テストの管理も課題となります。Self-Test)およびリペアIPソリューションをご利用いただくと、先進運転支援システム(ADAS)用SoCなどオートモーティブICの設計において最高水準の機能安全を達成できるようになります。この事前検証済みの機能安全ソリューションにより、設計から早期シリコン・プロトタイプ・ブリングアップ、プロダクション・テストからインフィールド・テストまで、オートモーティブICのライフサイクル全体にわたって信頼性と品質の要求を満たすことが容易になります。はじめにここ数年の動向を見ると、自動車市場が今後10年間の半導体の成長を牽引するのは間違いありません。自動車に半導体およびメモリーの搭載が増えている背景には、法規制、サステイナビリティ、安全とセキュリティ、eモビリティ、利便性など多くの要因があります。26262への適合を実証することにより、機能安全への懸念を解消する必要があります。ICの認定に関しては、AEC-Q100やJEDECガイドラインの要求を満たし、それを上回ることも求められます。安全系オートモーティブICの設計においては、設計に使用するツールおよびIPについても高い安全性を実証する必要があります。これに加え、オートモーティブICを製造するファウンドリは、TS16949などの規格で要求される高い製品品質を達成する必要があります。オートモーティブSoC設計の課題ADAS用ICのテストに関しては、オートモーティブICのライフサイクルのフェーズごとにさまざまな課題が存在します。設計フェーズFinFET特有の新しいメモリー故障タイプを含め高いテスト・カバレッジを達成し、低DPPBを実現すること。与える影響を最小限に抑え、製品の競争力を維持すること。内製およびサードパーティ・ベンダから調達したさまざまなアナログ、デジタル、ミックスドシグナルIPブロックを統合してテストすること。早期シリコン・ブリングアップおよび量産フェーズシリコンを効果的にデバッグ・診断し、メモリー障害のタイプおよび問題のある(X,Y)座標を特定すること。重要なクロック周波数を正確に計測し、プロセスを監視すること。別の場所にあるATEベンチ診断を待つのではなく、ラボで早期シリコンをテストすること。製品販売後(インフィールド)POSTとリペアを効率よく実行すること。先端ノードで増加する複数セルのアップセットに対処し、FITレートを低く抑えること。26262への適合を達成すること。HSプロセッサで構成され、メモリーおよびロジック・ブロックのテスト/リペア、およびアナログ/ミックスドシグナルIPのテスト統合とバリデーションの自動化をサポートします。このソリューションは業界標準のIEEE1500/1687をベースにしたインフラストラクチャを利用するとともに、スター型とリング型の両方のトポロジをサポートしており、SoCテスト時間、フロアプランニングの課題、その他のシステム制約のバランスをとることができます。SystemのメモリーBISTおよびリペア機能は、FinFET特有のトランジスタ欠陥に最適化したアルゴリズムを採用しています。Systemはオンチップ・メモリーに対して共有または専用ラッパーを作成でき、ここに行、列または行、列ベースのメモリー・リペア実行に必要なコンパレータ・ロジックとリコンフィギュレーション情報がカプセル化されます。Memoryプロセッサはメモリーとラッパーの組み合わせを任意の数だけインスタンシエート可能で、プログラマブルなアルゴリズムをスケジューリングおよび実行します。Systemサブサーバに接続し、各サブサーバを各リングの最上位サーバに接続します。最上位サーバには2つの機能があります。1つはJTAG/TAPベースのインターフェイスを経由して外部世界に接続すること、もう1つはOTP/ファウンドリe-Fuseへのインターフェイス(図1に記載なし)経由でリペア情報を読み出し/格納することです。このアーキテクチャにより、IPコアの複数リングを効率よく同時にテストして、全体的なテスト時間を短縮できる一方、システム・レベルのEM/IRの影響を軽減したい場合などは、同じリングの一部のIPに対して逐次テストを実行できます。AcceleratorがSMSで生成されたデザイン・データベースを使用し、必要なパターンをWIGLやSTILなどの一般的なフォーマットで生成します。Acceleratorで生成できます。Browserと呼ばれるユーティリティも含まれており、USB-to-JTAGケーブルを使用して低コストのデスクトップ/ノートPC上でシリコン・プロトタイプの早期デバッグが可能です。ECCは特定のメモリー・ベンダに依存せず、ハミング符号やHsiao符号などのアルゴリズムをユーザーが選択して面積と性能の最適なバランスをとりながらエンコード/デコードが行えます。26262の要求への適合が容易になります。POSTまたはミッション・モード(インシステム動作モード)で検出したエラーの報告に関する応答時間を短縮。ハードウェア・エラーを注入することで、実データの破壊なしに異常動作時のシステム挙動を確認。メモリーのアドレス(およびデータ)ビットをチェックし、アドレス・デコーダの障害を検出。LogicBISTソフトウェア・クオリフィケーション・キットは合成ベースのソリューションで、デジタル回路のインシステム・セルフテストを短時間で実行できます。Compilerに統合されているため、テスト・ロジックと機能ロジック両方のタイミング、消費電力、面積を最適化しながら、配線混雑も緩和できます。シノプシスのロジックBISTフローは、通常のDFTMAXフローとよく似ています。はじめにRTLまたはネットリストからロジックBISTを合成し、テストベンチを作成します。ATPGのデータをデザイン・プログラムに組み込みます。ATPGが製造テスト向けに生成するパターンとは異なります。ATPGが相互に連携することで、シードおよびシグネチャの計算やテスト・ポイントの解析と挿入といったタスクが迅速に処理されます。製造テストでは、機能ロジックと一緒にロジックBISTレジスタがスキャン・チェーンに挿入されます。製造テスト実行時には、スキャン・モードと圧縮モードのいずれかをセットアップできます。PHYなど)への階層テストを使用して、高いカバレッジを達成します。Systemは、IPの説明をネイティブ・フォーマットで直接、またはIEEE1687準拠のICL/PDLフォーマットから変換して読み出すことができます。IPでは、BERT、初期化、ループバックなどテスト・モードの数が増えており、製造および特性評価パターンの数が100を超えることもあります。IP用の量産対応パターンを利用すると、DFTエンジニアの利便性が向上します。ポスト・シリコンでもJTAGポートを介してIPテスト・スケジューリングを動的に変更できるため、テスト時間の最適化が課題となっている製造エンジニアにとっての柔軟性が向上します。IPだけでなく、内製またはサードパーティから調達したミックスドシグナルIPもサポートします。GHzまで高い精度を維持できることが実証されています。Unitを使用してチップ・パラメータをシリコン上で計測できます。Self-Test)を実行できます。Unitがサポートするモードを図2に示します。Browserに取り込むことができます。Unitのサイズはわずか数百ゲートのため、SoCにいくつでも内蔵できます。ARCプロセッサは、ECCおよびパリティ・サポート、ユーザー・プログラマブルなウォッチドッグ・タイマ、ロックステップ・インターフェイス、ロックステップ監視システム、オプションのメモリー保護ユニットなどのハードウェア安全機能を統合しており、柔軟な設定が可能です。HSプロセッサはオンチップ・セーフティ・マネージャーとして機能し、インシステム・テストを選択・実行します。Systemを接続するインターフェイスは、SoCの多くのIPブロック間でBISTアクティビティを開始およびスケジューリングできるように調整とバリデーションが行われており、システム・ソフトウェアで完全に制御できます。シノプシスの機能安全ソリューションシノプシスが提供する事前検証済みの機能安全テスト・ソリューションにより、オートモーティブSoC設計者は高いテスト・カバレッジと低DPPBを実現し、必要な各種ASIL基準を達成することが可能となります。このソリューションには、以下の特長があります。IEEE1500ベースのオンチップ・インフラストラクチャを再利用することにより、設計から早期シリコン・ブリングアップ、プロダクション・テスト、フィールド展開までオートモーティブSoCのライフサイクル全体を管理。組込みメモリー(SRAM、レジスタ・ファイル、CAM、マルチポート)、デジタル・ロジック・ブロック/コア、アナログ/ミックスドシグナルIPブロックなど、SoCに含まれるすべての主要なIPブロックへの可観測性とテスト/リペアを一元化することにより、高いデフェクト・カバレッジを達成。HSプロセッサ)を提供。セーフティ・マネージャーには以下の機能があります。Systemサーバの専用ピン・インターフェイスを利用してPOSTを実行し、ロジックBIST、メモリーBIST、およびプロセッサ診断を開始します。テストが不要なリングはバイパスし、どのリングのメモリーをミッション・モードでテストするかを制御。ミッション・モードで実行するテスト・アルゴリズム(通常は複雑さを抑えたもの)は、時間の制約に応じて選択できます。ms、5000クロック・サイクルなど)の経過後、またはミッション・モード中に割り込みを受信した場合、自動的に制御をシステムに戻します。メモリー・セグメントごとにテスト済みか未テストかを追跡するように設定し、連続テストを保留できます。メモリーまたはコアがテスト可能になった場合、またはミッション・モード動作が不可能な場合、ホスト・システムにアラートを送信できます。広く普及したAPBインターフェイスを完全にサポートしているため、プロトコル変換ユニットは不要で、付属する高レベルのサンプル・ファームウェアおよび診断ソフトウェア・テストを利用してシステム固有のテスト・シナリオをすぐに開発できます。まとめオートモーティブIC市場は、今後の半導体業界の主要な成長要因の1つとなっています。関するさまざまなオートモーティブ規格に準拠しながら、OEMパートナーからの短納期化の要求にも応える必要があり、このことが設計者にとって大きな課題となってきます。Compiler、LogicBIST、およびARCプロセッサは、設計から早期シリコン・ブリングアップ、プロダクション、インシステム・テストまで、オートモーティブICのライフサイクル全体にわたって、SoCに含まれるすべてのアナログ、デジタル、およびミックスドシグナルIPブロックのテストを容易化する低リスクのソリューションを実現します。26262基準を達成しながらオートモーティブSoCの開発期間を短縮できます。