時下益々ご清祥のこととお慶び申し上げます。平素は格別のご高配を賜り、厚く御礼申し上げます。2023」を開催いたします。今回は4年ぶりのご来場形式となり、2023年8月30日(水)京都会場、9月1日(金)東京会場にて開催いたします。ついてご紹介させていただきます。このセミナーが、お客様の先進性を高める一助になれば幸いです。17:00~18:00※両会場ともにタイムスケジュールは同じです。会場へのご来場形式となります。※WebでのLIVE配信及び後日アーカイブ配信の予定はございません。本セミナーは終了いたしました。多数のご参加を賜り誠にありがとうございました。満席につき、お申込の受付を終了させていただきました。多数のお申込を賜り誠に有難うございました。お申込みは下記URLよりご登録ください。定員になり次第締め切らせていただきますのでお早めにご登録ください。方のお申し込みはご参加をお断りする場合がございますのでご了承ください。様アナログICに特化し、アナログレイアウトが強みの一つであるエイブリックでは、レイアウト設計において、要求仕様を満足しつつTAT短縮に向けた制約検証の効率化に取り組んでおります。アナログレイアウト設計では、寄生要素に対する制約(配置/配線)遵守は絶対条件です。検証者のスキルによる検証精度のバラツキが発生し、且つ目視による確認のため、多くの検証時間を要してしまっています。今回、「DC-C」をレイアウト設計フローに盛り込み、要求仕様を満足しTAT短縮を実現した事例をご紹介いたします。様パワー半導体モジュールの小型化・大容量化に伴い、パワー半導体チップは高電流密度化しています。チップの性能を十分に発揮するためには、チップ表面電極内の電位分布をなるべく低電位で均一化出来る箇所にワイヤボンドやテストプローブ用の端子を設置することが重要となってきます。今回、PowerVoltを用いた端子位置設計の一例を紹介します。Compiler)、PowerVolt(電源解析)、DC-C(制約検証)に焦点を当ててご紹介します。驚異的な進化を遂げているAI技術の活用や、新たなUX(ユーザーエクスペリエンス)の創造など、SX-Meisterの将来像についてご紹介します。Technologies社の、シミュレーションを中心とする解析技術の最新状況をご説明します。解析ソリューションについて述べます。半導体デバイスの更なる微細化や複雑化に伴って、仮想製造技術の重要性が高まっています。これまでも設計工程においてプロセスシミュレーションが活用されてきましたが、詳細な物理モデルに基づいて、微細かつ複雑な形状を構築するのが難しい場合があります。そこで、実形状が模擬できる範囲でモデルを簡略化した上で、シンプルな形状変化アルゴリズムを用いた仮想製造技術が注目されつつあります。本講演では、弊社製のParadiseWorld-2を例に、仮想製造技術の動向について解説します。懇親会*セミナー内容は変更になる場合がございます。