Misaizu前回はとトランジスタのオフセット電圧が引き起こす問題について紹介しました。今日は、その対策について触れたいと思います。オフセット電圧のためループが誤った動作点に収束し、BGR電圧が起動できなくなることを防止するためには、スタートアップ回路が必要になります。図1スタートアップ回路はBGR電圧(VBGR)を監視していて、電圧が低いと(つまり、起動できていないと)何らかの方法で、ループが誤った動作点に収束しないようにする回路です。誤った収束点ではBGR電圧は0.5V程度の非常に低い値となります(前回BLOG参照)。ここに収束しないように強制的に電流を流してやり、オフセット電圧を打ち消せるだけの差電圧がVaとVbに発生するようにしてやります。1ではM9とM10で構成するインバータがBGR電圧を監視していて、閾値(M9とM10のL/Wで調整しています)以下の時はインバータ出力電圧Vstが高くなり、M8に電流が流れます。この電流はPchのゲート電圧を下げ、M6の吐き出し電流を増やし、BGR基準部に流れる電流を増やします。ここまでくれば、後は圧縮アンプが自動的に正しい収束点まで導いてくれます。BGR電圧が起動できた後は、強制的に流していた電流は不要となるので、オフさせます。1でM9とM10で構成するインバータの閾値よりBGR電圧が高くなると、インバータ出力電圧Vstが低くなり、M8に流れていた電流がオフします。図2スタートアップ回路に依って、前回のBLOGではBGR電圧が起動できなかった、-5mV、-4mV、-3mVもきちんと起動できるようになりました。スタートアップ回路には、いくつかの別の方法があります。BGR電圧を直接監視しないで基準部に流れる電流を監視するものや、強制的に電流を流すのではなく、電圧を強制的に動かすものなど色々あるのですが、BGRの起動がきちんと監視できるか強制的に流す電流は十分か(圧縮アンプに負けないか)起動後はオフできているかがスタートアップ回路設計上のポイントと思います。BGRに関しては今回でひとまず終わりにしたいと思います。Misaizu今日はとトランジスタのオフセットが引き起こす問題について紹介したいと思います。物を作るときには必ず製造上のバラツキが発生します。(コピーすれば同じものが2つ出来ますが、これはデジタル化しているから同じといえるのであって、この世にまったく同じものはないと思っています)バラツキは回路の特性を大きく変えますが、差動増幅器で特に気をつけないといけないのは入力段トランジスタに発生する“相対バラツキ”です。図1これらの製造上のバラツキは、“モンテカルロ解析”でシミュレーションすることが出来ますが、上の図のようにシミュレーション用に電圧源を追加することで簡易的に確認出来ます。2はオフセット電圧をパラメータにして、電源をゆっくり起動したときの様子です。図2オフセット電圧が、-2mVより低いときはきちんとBGR電圧が起動できていません。CMOSトランジスタのVthには5mV程度のオフセットが普通に発生しますので、このまま作ってしまうと半分近くのデバイスはBGR電圧が起動出来ずに不良となってしまいます。図3BGRの基準部分にオフセットつけた回路だけのシミュレーションをしてみると分かります。(オフセットはアンプの入力段のトランジスタに発生するのですが、等価的に基準部にオフセットが発生し、アンプは理想的に出来ているとしたほうが、わかり易いです)図4VBGRに電圧を加えたときに各部の特性は上の図の様になっていて、VaaとVbが等しくなる点で収束します。図5(オフセット電圧Vofを-5mVから+5mVまで1mV刻みの変化させた結果です)期待している動作は、横軸が1.2V付近に収束する(差電圧=0となる)わけですが、0.5V付近にも差電圧=0となる収束点があります。Vofが正であれば誤った収束点は発生しないのですが、負の場合に発生します。こちらに収束してしまうとBGRが起動できない事となってしまいます。次回は、この誤った収束を起こさないようにするための対策(スタートアップ回路)を紹介したいと思います。Reference)をその周辺回路も含めて紹介します。図1にBGR回路の基準部とアンプ部を示します。図1基準部は前回のBLOGで使ったものと同じで、アンプ部はVaとVbが等しくなるようにVBGRを制御します。BGRの基準部の電位V1,Vbが約0.8VでGNDに近いので、電流源のスペースを確保しやすいPchを入力段を使うことが多いです。図2Vgp端子からGNDにむけて10uAの電流源をつけて、温度を0,25,50,75°Cとパラメータにして、電源VDDを起動して時の様子です。電源が変わっても、Vbgrはほとんど動いていません。温度が0~75°C変わっても1.18207-1.1815=0.00057Vの変動なので・・・6.4ppm!ちょっとよく出来すぎました(汗)図3上の波形は、電源を0.1usecで起動したときのもので、丸印の所にリンギングが見えます。1のC0)を入れます。図4C0=2pFとした結果をが上の図になります。リンギングが解消されて安定して起動できていることがわかります。BGR回路は負帰還回路なので、ループの安定度を確認しておく必要があります。LoopをOpenにして、一巡伝達特性を(ぞくにμβって言います)見る必要があるのですが、上のように電源起動の様子を見ることで簡易的にループが安定しているかを確認できます。図5上の図はAC解析の結果です。VDDを信号源にして電源が揺すられた時に、VBGRがどれだけ揺すられるかを見ています。100KHzくらいまでは-70dBなので・・・1/3000に電源のゆれを小さくできていますが、周波数が高くなると徐々に電源の影響が出てきて、100MEGHzでは1/10にしか電源のゆれを圧縮できていません。BGR出力にどのような性能を求めるのか、電源VDDがどのようなゆれ方をするのかに依りますが、場合によってはVBGR出力にコンデンサを追加する場合もあります。これでBGR回路の紹介は終わりです、と言いたい所ですが重要な説明が抜けていました。それは、“オフセット電圧の影響“です。次回は、トランジスタのオフセット引き起こすBGR回路の問題と、その対策について紹介したいと思います。Reference)を紹介したいと思います。BGR図1は前回のBGRの基本部分に抵抗R1,R2を追加したものです。VBGR電圧を変化させると、右のグラフのようにVa,Vbが動きます。前回はVa,Vbに電流源を印加しましたが、今回は簡易的に抵抗を使いました。右のグラフのVaとVbが等しくなるようにVBGRを制御します。図2制御には電圧制御電流源G0を使います。(電圧源で制御も出来ますが、具体的な回路にするときにPchに置き換えやすいので)この回路をサブサーキットにして、1KΩ野抵抗入れて電源V0を起動したときに様子は次の様になります。図3電源VCCが変化してもVBGRは1.2V付近で安定しているのが分かると思います。温度が変化してもVBGRは動いていない事もわかるかと思います。次回は、電圧依存電流源を実際の回路に置き換えた場合とスタートアップ回路について紹介したいと思います。Reference)について今回は触れてみたいと思います。何と何のGap?などの疑問が出てきますが、その辺りの歴史は良く知りません。Referenceと言うことから”基準“であることに間違いはないです。基準電圧を作るには電源電圧を使う(抵抗で分圧して欲しい電圧を作る)のが一番簡単なのですが、電源電圧が変化すると、基準電圧も変わってしまいます。回路設計をしていると、コンパレータの閾値や電流源の電流値など、電源が変化しても変って欲しくない値が必要になってきます。いった値を回路の中で作るには基準となるものが必要で、BGRが良く使われます。1にかいた2つのダイオードと抵抗です。特徴的なのは、抵抗が付いている側のダイオードは並列なのですが、抵抗がないほうは1つです。この回路のVa,Vbに同じ電流を流した時に、Va,Vbの電圧を見て見ると、次のようになります。図2ダイオードしか付いていないVa(緑の線)はあまり傾斜が無く比較的平らになります。(つまり、電流が流れてもあまり電圧は変化しません)。一方で抵抗が付いているVb(オレンジの線)は傾斜を持っています。(抵抗があるので、電流が増えれば電圧も増えます)。このVaとVbの交わる点(縦の赤いカーソル)がBGR電圧を作り出しているのです。この交点となる電流は温度と抵抗値のみで決まっていて、電源電圧とは全く無関係なのです。計算式を使って説明しないと納得できない方もいると思いますので、やってみます。ダイオードの順方向電圧Vfと順方向電流Ifの関係式は、で表されて変形するととなります。注)右側のダイオードは並列にm個並んでいるので、一個当たりに流れる電流はIb/mと成ります。このVaとVbが等しくなる点の電流を計算すると、と成りますが、逆飽和電流:Isは通常1e-15などと非常に小さな値をとるので、Ia>>Is、Ib>>Isからと近似できます。Ia=Ib=Ifとすると、を得ることが出来ます・・・VtとRbgrと定数しか残っていないです。この式の凄い所は「電源電圧や電流がどこにも入っていない!」ことです。電流Ifは電源電圧や電源電流とは無関係に決まると言うことです。定数Ln(m)とVt(つまり温度)に依存する電圧を作り出すことが出来ます。絶対値バラツキとは全く無関係な電圧を作り出すことが出来ます。次回は、VaとVbを一致させる回路を含めて、BGR回路全体を紹介したいと思います。Misaizuだいぶ時間が空いてしまいましたが、PLLのその5を書きたいと思います。前の記事PLLを最初から読むビヘイビアモデルをつかう応答速度とジッタの量の関係を確認する今回は、ビヘイビアモデルを使って応答速度とジッタの量の関係を確認してみたいと思います。1にビヘイビアモデルを使ってPLL全体の回路を示します。(PLLその2-PLLその3で使って物を同じです)まずはノイズ源ですが・・・VCOの制御電圧に意図的に雑音源を入れました。THN=0.01n1行目はVCOの入出力(制御電圧=>出力周波数)特性を計算式で書いたもので、使ったパラメータは下記の値です。fref=1002行目が雑音源になります。VCO外部からの制御電圧Vcに雑音を加味してVcnとし、この電圧がVCOの発振周波数を決めるようにしています。雑音は10Hzから10MHzの熱雑音(白色雑音)で、0.01nV2/Hzの大きさです。固定電圧を与えてPLL=OPENで過渡解析を行うこの状態で、PLLをOPENにして(VCO入力のR3を外して)Vciに固定電圧をあたえて雑音を含めた過渡解析を行った結果どうなるかと言うと、次のようになります。図2位相比較器の出力電圧は、雑音が無い時(V(PH)_1)に対して±1周期以上ずれていて、ゆらゆらしていることが分かります(V(PH)_2~6は雑音を考慮した過渡解析結果です)。ジッタが1周期を超えてしまっている上に安定していないと言っていて、このままでは全く使い物になりません。これはPLLをOPENにした結果なので、VCOを単体で使うとこうなってしまいます。(発振器にクリスタルを使ったVCXOやTCXOなどは格段に安定しているので、こうはなりません)PLL=CLOSEで応答速度毎にジッタの変化を見るそれでは、PLLをCLOSEにしてみたいと思います。CLOSEする際、PLLの応答速度はフィルタ定数などを変更して下の3種類にしました。図3PLLの応答速度を、25KHz、250KHz、2.5MHzと変えたときにジッタ(つまり、V(PH)の動き)がどのように変化するかを見てみましょう。それぞれのPLLの定数は以下の通りです。r1=100図4PLLがCLOSEに成ったので、ゆらゆらゆれている様子はなくなりましがが、V(PH):位相比較器の出力電圧が±1近くまで触れているので1周期近い位相雑音、つまりジッタが出ていることに成ります。r1=1k図5PLLの応答速度を早くすることで、だいぶ良くなりましたがまだ1周期の半分くらいのジッタが出ています。r1=10k図61周期の20%くらいのジッタになりましたので、これならクロックとして使えそうです。1のVo)の動きを比較してみると、次のようになります。応答速度:25KHz図7応答速度:2.5MHz図8応答速度:250KHz図9応答速度が速いほど、エラーアンプの出力電圧が活発に動きます・・・当たり前のことですが。応答速度が速いと、いち早くジッタを補正し、正しい位相にあわすことが出来るので、ジッタが少なくなるのです。次回は・・・このまま雑音について話を進めたいと(今は)思っていますが、気が変わってしまうかもしれません。その時はご容赦下さい。Misaizu高周波の回路設計を行っていると、Sパラメータに必ず出会います。Sパラメータと出会わないといけないかと言うと、集中定数では扱えなくなってしまったからです。前の記事Sパラメータ(Sパラ)とは前回の様に高周波信号は反射を起こします。進行していくものと反射に依って逆方向に進むものとが有り、これらの表現の一つの方法がSパラメータです。1の様に回路網に対して左から入力される信号と出て行く信号、また右側にも入力される信号と出て行く信号が定義されています。右側も左側も進行波と反射波を考えているという事になります。(注:図でa1とb1は別の端子に見えますが実際は一つの信号線です。Packard)のネットワークアナライザーに触ったときでした。高価な測定器だったので、めったに触ることが出来成ったのですが、どうしても満足いく特性が得られず“Sパラを測定してみろ”と先輩に言われて恐る恐る触ったのがきっかけでした。横軸が周波数になっている測定器との始めての出会いでした。Matrix”と言う論文でSパラがこの世に発表されたとのことです。Sパラとは「散乱行列」SパラのSはScattering(散乱)からきています。出力方向に進む波の振幅をb1・・・bnとしたとき、次のように記述する。Snnanこれらの式を行列を用いて次のように表現する。このS11・・・Snnを要素とする行列が散乱行列であり、行列の要素がSパラメータである。Sパラメータの各要素は複素数表現であり、回路の振幅に対する影響に加えて位相に対する影響も内包する。」(引用終わり)であり、散乱行列と言うのを使うので、Sパラと呼ぶのだと分かります。いうとSパラは私にはまだ分からないことの方が多いです。SPICEでは電圧や電流を扱うことに慣れているのですが、なかなか電力の方向まで扱うことが少ないため、イメージがつかみにくい事が原因ではないかと思います。そこでSPICEでSパラを扱うことが出来る回路を紹介したいと思います。Sパラを回路で理解する図3上の回路は端子PORTに接続された回路網のS11を計算して端子S11に出力してくれる回路です。回路網で発生している電圧(端子PORTの電圧)を依存電源E0で検出し、信号源インピーダンスR0で発生している電圧を依存電源E1で検出して、前者の電圧から引いているだけです。図4今まで使っていた伝送路のS11を計算してみましょう。終端抵抗の値Rtmは50Ωです。図5低周波ではS11は低い値を保っています(つまり、反射が少ない)が、高周波に成ると終端抵抗と並列に入っているコンデンサC0(10pF)の影響でS11が増加します。a2=0ならば(つまり、回路網の右側から電力が入力されない時)となって、反射係数と同じ計算式となります。書くことが出来て、S11が分かれば回路網のインピーダンスZlがわかる事に成ります。200MHzのZlは終端抵抗Rtm=50Ωと10pFとの並列なので、に成っているのでS11は、となり、シミュレーションがほぼ正しいことが分かります。5にプロットしました。この結果がネットワークアナライザーの実測とどのくらいの精度で一致しているかの確認はできないですが、大きなずれはないように思います。高周波の世界でも、相手に伝えたいことがほんとに伝わるのには時間がかかることや、今までの環境と異なる環境にはスムーズに入っていけない事など、人の社会と同じようなことが起きているのが非常に興味深いです。次回もこのSパラの世界を紹介する予定です。Misaizu今回も“反射”について話をしてみたいと思います。終端抵抗をOpenにしても波形のひずみが出ないことに驚きました。終端抵抗が特性インピーダンスと整合していないので、思いっきり反射はするのですが、終端抵抗の両端、つまりVoutの波形は歪んでいません。今までの理解は「終端抵抗で最初の反射が発生するので、この箇所の整合は一番重要でここさえ抑えておけば、後は少し整合が悪くても波形は歪まない」でした。1は信号源インピーダンスを5mΩで、終端抵抗を50Ωにした場合です。当たり前ですが終端側で整合しているので、反射波が発生していません。このとき信号源には3.3V/50Ω=66mAの電流を流す能力が必要になります。2は信号源インピーダンスを50Ωにして、終端抵抗を50GΩとした結果です。終端側では整合していませんので、反射波が発生します。1とさほど変わりません。1の半分で済んでいます。反射波が同じ量で逆向きの電流を流しているので、信号源に流れる平均電流、つまり直流の電流は打ち消されてゼロになっています。終端抵抗が50GΩ(OPEN)なので、直流電流が流れないと言ってしまえばその通りなのですが、感覚的には納得いかないところです。なると、終端側に整合抵抗を入れるよりも信号源側に整合抵抗を入れた方が消費電力が少なくて済むので、有利だと言うことになります。今までは終端側が理想的な状態、つまり寄生デバイスの影響がない事を前提にしてきました。実際には終端側(例えば、ICの入力端子)には寄生容量などがついています。3の様に寄生容量=10pFとしたときの反射の様子をシミュレーションしてみると次の様になります。5が信号源側で整合したものです。両図とも早い周波数成分の立上りや立下りの部分が寄生容量C0(10pF)の影響で反射していることが分かります。これは寄生容量の影響で終端側の入力インピーダンスが高周波になるほど低くなっているためです。終端部分の波形V(vout)を比較してみると、信号源側で整合した方の波形がなまっているのが分かります。消費電力の点では信号源側の整合が有利なのですが、伝送速度と寄生容量に依っては信号源側での整合では十分な特性が得られないことがあるので、終端側との併用も検討する必要が出てきます。両方で整合するのが一番なのですが、消費電力や性能を、寄生容量や伝送路の長さなどの制約条件から最適化することが設計者の腕の見せ所と言えると思います。パルス幅を長くして、反射波と重ねる今まではパルスの幅が2nsecと短くして反射波が重ならないようにしてきました。6はパルス幅を20nsecと長くして、反射波と重なる様にしたものです。信号源インピーダンスRsを40Ω(すこし反射します)、終端インピーダンスRtmを50GΩ(全反射です)としています。終端側のV(vout)にはあまり影響が見られないですが、伝送路内のV(v3)では進行波と反射波が重なるため振幅が2倍になる箇所が出てきます。伝送路の中間(例えばv3)から信号を取り出すように信号を分配する仕組み(mini-LVDSインターフェースなど)では要注意です。複数のパルスを扱う今までは孤立パルス(1個だけ)を扱ってきましたが、実際には複数のパルスが使われます。7の様に、前のパルスの反射に依って発生した2回目の進行波と次のパルスが重なると終端側の電圧に干渉として現れます。反射は発生させないことに越した事は無いですが、反射波をいち早く整合させて消失させる事が大切で、信号源側と終端側の両方で反射を繰り返すと(多重反射が起きると)、自パルス以外の波形にも大きな影響を与える事に成ります。いままでは過渡解析を使って反射を説明してきましたが、次回は小信号解析(AC解析)も使って、もう少し反射と格闘してみたいと思います。Misaizu今回は“反射”について話してみたいと思います。このネタは<インピーダンスマッチング>でもお話しましたが、そのときは感覚的な説明をさせてもらったので、今回は少し技術的に説明をしたいと思います。インピーダンス整合とは?“インピーダンス整合”とか“インピーダンスマッチング”と言う単語は高周波回路を設計した人なら一度は聞いたことがあると思います。整合とは“整い合う”なので、どことどこのインピーダンスが整うのかというと、信号源インピーダンスと伝送路の特性インピーダンスが同じであること、また、伝送路の特性インピーダンスと受信機の入力インピーダンス(終端抵抗とも言います)が同じであることを“インピーダンスが整合する”といいます。伝送路の特性インピーダンスって何かという辺りから始めたいと思います。『特性インピーダンスは、一様な伝送路を用いて電気エネルギーを伝達するときに伝送路上に発生する電圧と電流の比率。『単位長さあたりのインダクタンスがLの電気伝導体と、単位長さあたりの静電容量がCの絶縁体を組み合わせた損失のない均一な伝送路の特性インピーダンスZ0は次式で表される。同軸やストリップラインはインダクタとコンデンサの組み合わせで出来ていて、その比率が特性インピーダンスになります。特性インピーダンス50Ωの同軸にデジタルマルチメータを当てて抵抗を測定しても、どこにも50Ωは有りません(同軸の芯線の端と端を測定しても50Ωになりません)。代表的な伝送路の特性インピーダンスを形状から求める計算式を下記にまとめました。図1なお、式の中のεrは比誘電率で使う材料で決まります。特性インピーダンスが(例えば)50Ωの伝送路に信号を入れると、どんな波形になるかを確認してみましょう。図2信号源V0は出力インピーダンスを可変できるように抵抗R1をつけています。伝送路T0~T3は中間の波形も観測できるように4分割にしました。図3信号源インピーダンスR1=50Ω、終端抵抗R0=50Ωの状態で、High幅が2nsecのパルス信号を入力した結果です。ストリップラインの特性インピーダンスZo=50Ωで、その長さは200cmです。(注意:長さが200cmのストリップラインに出会ったことはないですが、ここではオーバーに表現するために意図的に長くしました)信号源V0から出力したパルスがR1を通過してストリップラインを伝播して、終端側端子Vout(青)には15nsecに波形が到達していることが分かります。続いて終端抵抗R0を外して(R0=50GΩ)みましょう。図4終端抵抗が特性インピーダンスとずれたため反射が発生し、信号源側に反射波が伝播していきます。終端抵抗がなくなった分、終端側の振幅Voutが2倍になっています。不思議なことにストリップラインの入力Vinやストリップラインの中を通過していく波形V1~V3に振幅は半分のままです。図5上の図は信号源側の抵抗R1=40Ωとした結果です。信号源V0の出力Vsを抵抗R1とストリップラインが抵抗分割してVinを作っているのです。普通の抵抗とストリップラインは異質なものなのに、これらが抵抗分割の様に電圧を作っている事が私には驚きです。信号源側の抵抗R1が特性インピーダンスと異なるので、反射波はふたたび抵抗R1で反射し、進行波としてストリップラインの中にはいって行きます。図7終端側のVoutには+6Vや-6Vが発生する事に成ります。電源電圧=3.3Vなのになぜ?波は反射するとエネルギーが減衰しないので、いつまでも反射を繰り返します。その結果、電源電圧を超えた電圧やGND以下の電圧が発生することになります。この端子にもしもLSIなどの最大定格が低いデバイスが繋がっていたら・・・LSIが壊れたと騒ぐこととに成ってしまいます。次回も反射と格闘してみたいと思います。Misaizu僕はPLLの特徴は”時間を扱う”ことだと思っています。時間を扱うと言う事は・・・リミッタ(制限)が無いとも言えます。電圧や電流なら普通は電源が供給できる範囲を超えた状態にはならないので、上限/下限があります。時間には上限も下限もありませんし、制限をかけようも無いのです。周波数差や時間差などの時間を電圧に変換する位相比較器は、なにかタイムマシーンのような特別な回路の様に思えます。位相比較器の話は別に機会にすることにして、今回は”ジッタ”について触れてみたいと思います。PLLを設計すると”ジッタ(Jitter)”と言う単語を必ず目にします。この単語の英語の意味は・・・”神経質に振る舞う、イライラする”です。ジッタはPLL回路の色々なトラブルの原因になる事が多いので、ジッタと聞くと神経質にもなるし、イライラもしますが、電気用語での意味は”時間軸の雑音”と考えて良いと思います。1MHzの発振器は1usec毎に1周期を繰り返し正弦波やパルスを出力しますが、この周期が1.1usecに成ったり、0.95usecになったりと出力するたびに間隔が異なることが、ジッタです。ジッタは雑音なのでジッタが全く無い信号はこの世にはありえません・・・もしあるとすれば、世界標準時を決める原子時計のパルスはジッタが無い(と決めた)と言えます。雑音が大きくなると問題が起きるのが世の常で、ジッタも大きくなると問題を引き起こします。S/N設計をするのと同じように、ジッタもきちんと設計しないとトラブルが発生します。PLLのジッタに関連する機能は、大きく分けて2つに分かれます。それは、(1)ジッタの少ないクロックを広い周波数帯で出力する事(シンセサイザー)(2)ジッタだらけのクロックをきれいなクロックにして出力する事(ジッタクリーナー)の2点だと思います。実は、PLLに不可欠な電圧制御発振器(VCO)は大きなジッタ源なのです。VCOの制御信号に雑音があれば、その雑音に応じて周波数が変化し、周波数が変化するということは周期が変わるのでジッタになります。制御信号に全く雑音が無くても発振器のトランジスタや抵抗などから様々な雑音が出ているので、これらが周波数に変換されてジッタになって出力されます。周波数の変換効率)が高いほど出てくるジッタも多く、出来るだけ広い周波数範囲を一つのVCOでカバーしようとした時には、ジッタも多くなることを覚悟する必要があります。ジッタの大きな特徴は、ほっておくとどんどん増えるって事です。周波数が1Hzずれた場合0.1sec後には36°ずれ、0.2sec後には72°位相がずれてしまいます。”周波数(差)を時間で積分すると位相(差)になる”ので、周波数がちょっとでもずれていると、時間経過と共に位相ずれ(つまりジッタ)が増加します。VCOのジッタを減らすには、ジッタを検出して”正しい位置”に”すばやく”戻す必要があります。“正しい位置”は基準信号としてPLLに入力されます。これに使うのが水晶を使ったVCXOです。この発振器は水晶に電圧をかけて固有振動数を取り出しているため、非常に周波数が安定していてジッタが少ないです。周波数の可変範囲が狭いため色んな周波数では使えません。このジッタの少ないVCXOを基準としてPLL回路を構成し、VCOのジッタを補正すれば、広い周波数範囲でジッタの少ない信号を取り出すことが出来るようになります。“すばやく”戻すにはPLLの応答速度を早くする必要があります。ジッタはほっておくとどんどん増えるので、低い周波数の方(周期が長いほど)その量が多い事になります。PLLの応答が間に合う周波数であれば、基準からずれた位相を基準に合わせる事ができるので、ジッタが無くなる事になります。PLLの応答速度は、オープンループ特性(PLL(その2)を参照ください)の利得が0dBとなる周波数とほぼ同じになります。上の図では1MHzなので、1MHzより遅いジッタが修正できることになり、その分のジッタはVCO出力からは無くなる事になります。次回は、ビヘイビアモデルを使って応答速度とジッタの量の関係を確認してみたいと思います。