(以下「アルデック」)は、混合言語のデザインルール・チェック(DRC)とクロック・ドメイン・クロッシング(CDC)検証のプラットフォーム、ALINT-PROTMの最新バージョン2017.01を発表しました。ALINT-PROはFPGAやASICをターゲットにしたVHDL/Verilog/SystemVerilogのRTLデザインをスタティックなルールで検証するための統一的フレームワークです。コメント:「RTLコードのミスを見落として、設計工程の終わり近くになって見つかる事態になると、設計は失敗に終わりかねません。このALINT-PROの最新バージョンでは、設計者もマネージャも、デザインルール・チェックとCDCがメソドロジとして1つのプラットフォームの中で使えるようになり、バグや欠陥がデザインに混入したその日のうちに隠れたバグを見つけ出し、非決定論的な欠陥を抑え込めるようになります。Restriction(制約緩和)ルールで、違反があっても分析は停止しない最新のALINT-PROはこれまでのアルデックのDRCソリューション「ALINTTM」の完全上位互換で、自然な検証フローを構築します。使いやすさ、パフォーマンス、品質の面でも多くの部分が改良されています。現在ALINTをご利用のお客様は2017年末までにALINT-PROへの移行をお勧めしております。有効なALINTの保守契約をお持ちのお客様は、アップグレードは無料です。プロジェクト、プリファレンス設定、ルールポリシーおよび除外の自動移行スクリプトがALINT-PROに用意されています。アルデックのカスタマーサポートにて移行のお手伝いを致します。ALINT-PROについてALINT-PROTMはVHDL/Verilog/SystemVerilogで書かれたRTLコードのデザインを検証するソリューションです。重点を置いて解析するのは、RTLシミュレーションと合成後シミュレーションのミスマッチ、合成に最適なコーディング、下流デザイン工程での問題回避、ポータビリティと再利用を考慮したコーディング、およびFPGA/ASICデザインの高度なCDC検証などの一般的な問題です。RTLとSDCTMソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、デザインのサインオフまでの時間を劇的に短縮します。リリースでは数多くの新機能や機能拡張が盛り込まれ、性能も最適化されています。詳細、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、https://www.aldec.com/Products/ALINT-PROをご覧ください。アルデックについてアルデックは1984年に設立されたエレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoC/ASICプロトタイピング、デザインルールチェック、IPコア、要求ライフサイクル管理、DO-254機能検証、組込みソリューション、および軍事/航空宇宙向けソリューションなどの分野で、パテントを取得したテクノロジを提供しています。Inc.の登録商標です。その他の商標および登録商標は各所有者の財産です。