comb.vhdの回路を合成する。合成された回路の、面積、クリテイカルパスの遅延時間とその経路を調べる。速度最小で再回路合成する。合成された回路の、面積、クリテイカルパスの遅延時間とその経路を調べる。文を用いた記述に変更する。SCIROCCOシミュレータでデバッグする。下記の内容を含むレポートを提出する。以下の仕様のイネイブルつき3-6デコーダをVHDLにて設計し、回路を合成する。イネイブルとはEn端子で、En=1の時のみ動作する。0テンプレートとして以下のファイルを使用し、記述を完成させて、3_6dec.vhd以下のシミュレーションベンチを用いて、VSSでシミュレーションでデバッグし、test_3_6dec.vhd正常動作のシミュレーション波形をプリントする。/net/home/teacher/wada/public_html/cadpub/3_6dec.vhd/net/home/teacher/wada/public_html/cadpub/test_3_6dec.vhdにもファイルがある。合成された回路の、面積、クリテイカルパスの遅延時間とその経路を調べる。速度最小で再回路合成する。合成された回路の、面積、クリテイカルパスの遅延時間とその経路を調べる。下記の内容を含むレポートを提出する。制約なしでの回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン。