Bonding)技術(注1)を用いて薄膜アナログIC(注2)の3次元集積(注3)に成功した。本技術は、アナログICなどの多様な半導体デバイスを集積するヘテロジニアス集積(注4)に応用可能であるという。両社は本技術を用いた製品開発を進め、2026年の量産化を目指す。近年、AI、自動運転の普及に伴い、半導体デバイスのさらなる高機能化のニーズが高まる中、チップレット技術(注5)が注目されている。チップレット技術は、全機能を単一チップへ集積するのでなく、機能ごとに小片チップに分割し、2.5次元・3次元の実装技術で統合することで、大規模な機能集積を低コスト・省面積で実現する。分割することで歩留りを向上し、各機能を実現するための最適な半導体製造プロセスを選択できるため、コスト増大を抑制する。従来のチップレット技術をローエンドなアナログICの3次元集積に適用するためには、主に以下の2つの課題があった。1つ目の課題は、レガシープロセス(注6)で対応可能な3次元集積技術の開発である。3次元集積は、チップを垂直に積層するため集積度向上や小型化に大きく貢献する。Via)技術(注7)が用いられるため、設備投資や高度なプロセス開発が必要である。このため、従来の技術では高価なプロセスとなる。2つ目の課題は、電気信号の干渉によるノイズ(クロストークノイズ)の防止である。アナログICは、「0」と「1」だけでなく連続的な信号変化全体に意味を持ち、デジタルICと比較して高い電圧の信号を取り扱う。そのため、積層によりICの回路層が近接すると、クロストークノイズが増大する。OKIは、1つ目の課題を解決するために、新たに「薄膜チップレット技術」を開発した。本技術は、剥離・接合のCFBプロセスと、その後の再配線で構成される。アナログICの機能を完全に保護し、アナログICの機能層のみを基板から剥離する。この薄膜アナログICを異なるアナログIC上に接合することで、薄膜アナログICの3次元集積に成功した。一般的なTSVによる3次元集積の場合、ICチップの厚みは数十~数百μmであるが、本技術により接合された薄膜アナログICの厚みは数μmと極めて薄いため、一般的な半導体リソグラフィ(注8)による再配線が可能である。本技術による再配線は、一般的で安価なレガシープロセスの適用が可能になる。2つ目の課題を解決するために、日清紡MD独自の局所シールド技術をアナログICに適用した。この技術は、チップ全体ではなく、上下チップ間で影響がおよぶ特定の箇所にのみシールドを施すことで、回路機能を低下させることなく信号干渉を抑える技術である。今回、同社は高音質ICで長年培ったローノイズアナログIC技術を活かすことで本技術を開発し、20Vppの高い電圧出力下においても、クロストークノイズの抑制をすることで正常な動作検証に成功した。日清紡MDとOKIの共創よる薄膜アナログICの3次元集積の成功は、さまざまなアナログICとの組合せによるアナログソリューションの提供を可能にする。OKIの「薄膜チップレット技術」をデジタル・アナログ・光・パワー・センサなど、さまざまな半導体デバイスのヘテロジニアス集積に応用することで、半導体デバイスの新たな進化に貢献するとしている。半導体デバイス機能層を薄膜剥離し、異なる材料基板に分子間力で接合するOKIの独自技術。接着剤を介さない直接接合のため、接合間で電気・光・熱など伝搬でき、接合後の半導体プロセスが可能なため、異種材料・機能を統合した新たな半導体デバイスの創出に貢献する。半導体デバイスを垂直方向に積層し、階層間で電気的接続を行う技術。異なるプロセスノード(微細加工技術の世代)、異なる機能(デジタルIC、アナログIC)、異なる半導体材料(光デバイス、次世代半導体)など、異なる半導体デバイスを複合的に組合せて集積する技術。単一チップの半導体デバイスを、複数の小片チップ(チップレット)に分割し、実装技術で集積する技術。これにより、高機能化による大規模化における歩留まりの改善が可能。信頼性に優れ、コスト効率が高いため現在も多くの半導体プロセスで使用されている。Via)技術シリコン基板に垂直な貫通電極を形成することで、垂直方向の半導体チップ間の電気接続を実現する技術。・注8:半導体リソグラフィ半導体プロセスにおいて、光や電子ビームを使用して半導体基板上に極めて微細な回路パターンを形成する技術。