b'\n_START_ARTICLE_\nPCI Express\n_START_SECTION_\nResumo\n_START_PARAGRAPH_\nO PCI Express \xc3\xa9 um barramento ponto a ponto, onde cada perif\xc3\xa9rico possui um canal exclusivo e bidirecional de comunica\xc3\xa7\xc3\xa3o com o chipset. Isto contrasta fortemente com o padr\xc3\xa3o PCI, que \xc3\xa9 um barramento em que todos os dispositivos compartilham a mesma comunica\xc3\xa7\xc3\xa3o, de 32 bits (ou 64 bits), num caminho paralelo._NEWLINE_H\xc3\xa1 contradi\xc3\xa7\xc3\xb5es quanto a forma de se referir ao PCI Express como sendo um barramento, j\xc3\xa1 que, no sentido estrito da palavra, o termo "barramento" surgiu para descrever um canal de comunica\xc3\xa7\xc3\xa3o compartilhado por v\xc3\xa1rios dispositivos ou perif\xc3\xa9ricos, no entanto, em toda a sua documenta\xc3\xa7\xc3\xa3o \xc3\xa9 usado o termo "PCI Express bus" para mencion\xc3\xa1-lo._NEWLINE_Cada slot PCIe roda a um, dois, quatro, oito, dezesseis ou trinta e dois caminhos de dados entre a placa m\xc3\xa3e e a placa ligada ao slot. A contagem dos caminhos \xc3\xa9 escrita com um sufixo "x", por exemplo, 1x para um \xc3\xbanico caminho e 16x para uma placa de dezesseis caminhos._NEWLINE_Trinta e dois caminhos de 250 MB/s (PCIe 1.1) apresenta uma taxa m\xc3\xa1xima de transfer\xc3\xaancia de 8 GB/s (250 MB/s multiplicado por 32x, ou seja, 8 bilh\xc3\xb5es de bytes por segundo) em cada sentido. No entanto, o maior tamanho de uso comum \xc3\xa9 de 16x, resultando numa taxa de transfer\xc3\xaancia de 4 GB/s (250 MB/s multiplicado por 16x) em cada sentido. Por isso em perspectiva, um \xc3\xbanico caminho do PCIe 1.1 tem quase o dobro da taxa de dados do barramento PCI tradicional. Um slot de 4x tem uma taxa de transfer\xc3\xaancia compar\xc3\xa1vel ao da vers\xc3\xa3o mais r\xc3\xa1pida do antigo barramento paralelo PCI-X 1.0, e um slot de 8x tem uma taxa de transfer\xc3\xaancia compar\xc3\xa1vel ao da vers\xc3\xa3o mais r\xc3\xa1pida do AGP._NEWLINE_Slots PCIe suportam uma variedade de tamanhos diferentes referenciados a seu n\xc3\xbamero m\xc3\xa1ximo de caminhos, ou seja, 1x, 2x, 4x, 8x, 16x e 32x. Uma placa PCIe caber\xc3\xa1 em um slot de seu tamanho ou de tamanhos maiores, mas n\xc3\xa3o caber\xc3\xa1 em um slot PCIe menor._NEWLINE_O n\xc3\xbamero de caminhos realmente conectados a um slot, pode ser menor que o n\xc3\xbamero suportado pelo tamanho f\xc3\xadsico do slot. Como exemplo: um slot 8x que na verdade s\xc3\xb3 \xc3\xa9 executado em 1x (esse slot permitir\xc3\xa1 o uso a qualquer placa 1x, 2x, 4x ou 8x), embora apenas funcionar\xc3\xa1 \xc3\xa0 velocidade de 1x. Este tipo de soquete \xc3\xa9 descrito como um slot \xe2\x80\x9c8x (Modo 1x)\xe2\x80\x9d, o que significa que esse slot aceita fisicamente conex\xc3\xb5es de at\xc3\xa9 8x, mas que neste exemplo s\xc3\xb3 funcionar\xc3\xa1 com 1x de velocidade. A vantagem \xc3\xa9 que uma gama de placas PCIe podem ser utilizadas sem que haja necessidade de que o hardware da placa m\xc3\xa3e d\xc3\xaa suporte a taxa de transfer\xc3\xaancia total._NEWLINE_O n\xc3\xbamero de caminhos \xc3\xa9 "negociado" durante a inicializa\xc3\xa7\xc3\xa3o ou explicitamente durante a opera\xc3\xa7\xc3\xa3o. Esta flexibilidade na contagem de caminhos pode proporcionar um padr\xc3\xa3o \xc3\xbanico para as necessidades de placas de banda larga (por exemplo, placas gr\xc3\xa1ficas, placas 10 Gigabit Ethernet e placas Multiport Gigabit Ethernet), enquanto tamb\xc3\xa9m pode ser rent\xc3\xa1vel para as placas menos exigentes. Esse recurso permite que uma placa de 1x possa ser inserida em um slot 4x. O sistema ir\xc3\xa1 desabilitar a liga\xc3\xa7\xc3\xa3o para o slot 4x e passar\xc3\xa1 a fornecer dados para a placa utilizando apenas 1 caminho. O que n\xc3\xa3o impossibilita que a placa-m\xc3\xa3e realize opera\xc3\xa7\xc3\xa3o a 4x neste slot em particular, se estiver conectado a uma placa de 4x._NEWLINE_Assim como nas placas de expans\xc3\xa3o para desktops e servidores, a interface el\xc3\xa9trica PCIe \xc3\xa9 usada em uma variedade de outros formatos de interface, incluindo o ExpressCard, interface de expans\xc3\xa3o para laptops. PCIe \xc3\xa9 tamb\xc3\xa9m muitas vezes usado para conectar-se perif\xc3\xa9ricos integrados na placa-m\xc3\xa3e._NEWLINE_As especifica\xc3\xa7\xc3\xb5es do formato est\xc3\xa3o sendo mantidas e desenvolvidas por um grupo de mais de 900 l\xc3\xadderes industriais da empresa denominada PCI-SIG (PCI Special Interest Group).\n_START_SECTION_\nVis\xc3\xa3o Geral\n_START_PARAGRAPH_\nA camada f\xc3\xadsica do PCIe \xc3\xa9 constitu\xc3\xadda por uma rede de interconex\xc3\xb5es seriais. Na placa-m\xc3\xa3e, um switch age como um gerenciador de conex\xc3\xb5es seriais que permite uma interconex\xc3\xa3o de dispositivos ponto-a-ponto para ser rapidamente roteada. Este comportamento de conex\xc3\xa3o din\xc3\xa2mica ponto-a-ponto leva mais uma vez a um paralelismo no qual um par de dispositivos podem comunicar uns com os outros, ao mesmo tempo. (Em contrapartida, as interfaces dos PCs mais antigos tinham todos os dispositivos permanentemente conectados ao mesmo barramento, portanto, apenas um dispositivo poderia falar de uma s\xc3\xb3 vez.) \xc3\x89 semelhante \xc3\xa0 diferen\xc3\xa7a entre conversar durante um telefonema onde voc\xc3\xaa s\xc3\xb3 pode ligar para uma pessoa de cada vez, e conversar, em uma reuni\xc3\xa3o, onde voc\xc3\xaa pode conversar com uma pessoa diretamente ao seu lado. O modelo tamb\xc3\xa9m permite agrupamento de canal, em que v\xc3\xa1rios caminhos s\xc3\xa3o colados a um \xc3\xbanico par de dispositivos, a fim de proporcionar maior largura de banda._NEWLINE_O formato serial "colado" foi escolhido, devido a um fen\xc3\xb4meno (timing skew) que \xc3\xa9 uma consequ\xc3\xaancia direta das limita\xc3\xa7\xc3\xb5es impostas pela velocidade de um sinal el\xc3\xa9trico, o que \xc3\xa9 feito em uma velocidade finita. Porque diferentes sinais em uma interface tem diferentes comprimentos, paralelamente sinais transmitidos ao mesmo tempo a partir de uma fonte chegam ao destino em momentos diferentes. Quando a taxa do clock aumenta ao ponto em que o comprimento de onda de um \xc3\xbanico bit for inferior a esta diferen\xc3\xa7a de caminho de comprimento, os bits de uma s\xc3\xb3 palavra n\xc3\xa3o chegam ao destino ao mesmo tempo. Assim, a velocidade do sinal el\xc3\xa9trico, combinado com a diferen\xc3\xa7a de comprimento entre o maior e o menor sinal numa interconex\xc3\xa3o paralela, naturalmente requer a m\xc3\xa1ximo largura de banda. O canal serial \xe2\x80\x9ccolado\xe2\x80\x9d evita esse problema por n\xc3\xa3o exigir que os bits cheguem simultaneamente. PCIe \xc3\xa9 apenas um exemplo de uma tend\xc3\xaancia que distancia-se do barramento paralelo ao utilizar interconex\xc3\xb5es seriais. Para outros exemplos, veja HyperTransport, Serial ATA, USB, SAS, FireWire ou RapidIO._NEWLINE_PCIe \xc3\xa9 mantido principalmente pela Intel, que come\xc3\xa7ou a trabalhar no padr\xc3\xa3o com o projeto Arapahoe depois de remover o sistema InfiniBand. PCIe destina-se a ser utilizado apenas como uma interliga\xc3\xa7\xc3\xa3o local. Ele foi projetado para ser compat\xc3\xadvel com o software padr\xc3\xa3o PCI preexistente, fazendo a convers\xc3\xa3o de placas PCI e de sistemas para PCI Express, t\xc3\xa3o simples como a substitui\xc3\xa7\xc3\xa3o da camada f\xc3\xadsica sem exigir uma mudan\xc3\xa7a de software. O aumento da largura de banda no PCI Express levou a unifica\xc3\xa7\xc3\xa3o, como \xc3\xa9 r\xc3\xa1pido o suficiente para substituir quase todos os barramento internos existentes, incluindo AGP e PCI. A Intel prev\xc3\xaa um \xc3\xbanico controlador PCI Express \xe2\x80\x9cfalando\xe2\x80\x9d com todos os dispositivos externos no futuro, ao inv\xc3\xa9s da solu\xc3\xa7\xc3\xa3o northbridge/southbridge usada em m\xc3\xa1quinas atuais._NEWLINE_Contrariamente ao que precede os padr\xc3\xb5es de interfaces de expans\xc3\xa3o, PCIexpress \xc3\xa9 um "barramento" ponto-a-ponto. Isto significa que, embora a norma PCI-X (133\xc2\xa0MHz 64 bits) e PCIe 4x t\xc3\xaam aproximadamente a mesma taxa de transfer\xc3\xaancia dos dados, PCIe 4x ter\xc3\xa1 melhor desempenho se pares de dispositivo m\xc3\xbaltiplos estiverem se comunicando simultaneamente ou se a comunica\xc3\xa7\xc3\xa3o \xc3\xa9 entre um \xc3\xbanico par de dispositivos (bidirecional).\n_START_SECTION_\nPCI Express 2.0\n_START_PARAGRAPH_\nEm janeiro de 2007 foi conclu\xc3\xaddo o desenvolvimento do padr\xc3\xa3o PCI Express 2.0 (PCIe 2.0), que oferece o dobro de velocidade do padr\xc3\xa3o antigo (v.1.1), ou seja, 500 MB/seg (tamb\xc3\xa9m bidirecional). Um slot PCIe modelo x16 no padr\xc3\xa3o 2.0, poder\xc3\xa1 transferir at\xc3\xa9 8 GB/seg contra 4 GB/seg do padr\xc3\xa3o anterior._NEWLINE_Quanto a compatibilidade entre os padr\xc3\xb5es 1.0, 1.1 e 2.0, no FAQ do PCI-SIG, consta que as placas de v\xc3\xaddeo PCIe padr\xc3\xa3o 2.0 se adaptam as placas-m\xc3\xa3e com barramentos PCIe 1.x. E o inverso tamb\xc3\xa9m \xc3\xa9 verdadeiro, as placas-m\xc3\xa3e PCIe 2.0 aceitam placas de v\xc3\xaddeo 1.X._NEWLINE_Vale lembrar que muitas pessoas est\xc3\xa3o tendo d\xc3\xbavidas quanto ao desempenho de placas de video com suporte \xc3\xa0 PCIe 2.0 utilizadas em PCIe 1.1, n\xc3\xa3o se encontra em lugar nenhum testes e comparativos mostrando o desempenho de uma mesma placa de video nesta situa\xc3\xa7\xc3\xa3o (voltagem e taxa de transferencia)._NEWLINE_Em junho de 2007 a Intel liberada a especifica\xc3\xa7\xc3\xa3o do chipset P35, que n\xc3\xa3o s\xc3\xb3 o apoio PCIe 2.0 PCIe 1.1. Algumas pessoas podem ser confundidas com a P35 diagrama de bloco que afirma a Intel, P35 tem um link gr\xc3\xa1ficos PCIe x16 (8 GB/seg) e 6 links x1 PCIe (500 MB/seg cada) com mesmo n\xc3\xbamero de vias e largura de banda do padr\xc3\xa3o PCIe 2.0, mas foi libertado antes que o mesmo fosse finalizado. AMD come\xc3\xa7ou a colaborar com PCIe 2.0 com o seu chipset RD700 s\xc3\xa9rie e a NVIDIA revelou que o MCP72 ser\xc3\xa1 a sua primeira PCIe 2.0.\n_START_SECTION_\nPCI Express 3.0\n_START_PARAGRAPH_\nSegundo o site Baboo o PCI-Special Interest Group (PCI-SIG) decidiu adiar a nova gera\xc3\xa7\xc3\xa3o do padr\xc3\xa3o PCI Express (3.0) at\xc3\xa9 o segundo trimestre de 2010, pois o plano anterior era lan\xc3\xa7ar o PCI Express 3.0 em 2009 e os primeiros produtos baseados nele chegariam ao mercado em 2010. Aparentemente o SIG tomou esta decis\xc3\xa3o para conseguir mais tempo para verificar e garantir a retrocompatibilidade e outros detalhes. Quando for lan\xc3\xa7ado, o padr\xc3\xa3o 3.0 deve oferecer taxas de transfer\xc3\xaancia de at\xc3\xa9 32 GB/seg e menor consumo de energia do que o padr\xc3\xa3o anterior._NEWLINE_Al\xc3\xa9m das placas de v\xc3\xaddeo, controladoras de rede de alta velocidade e muitas controladoras de discos tendem a ser baseadas no PCI Express. Com os discos e as redes oferecendo altas velocidades, o PCI-Ex precisa ficar mais r\xc3\xa1pido para poder suportar a alta largura de banda._NEWLINE_De acordo com Al Yanes, presidente e chairman do PCI-SIG, a retrocompatibilidade permitir\xc3\xa1 que uma placa baseada no padr\xc3\xa3o 3.0 seja usada em um slot de padr\xc3\xa3o anterior sem nenhum problema e vice-versa.\n_START_SECTION_\nTransmiss\xc3\xa3o de dados\n_START_PARAGRAPH_\nO PCI envia todas as mensagens controle, incluindo interrup\xc3\xa7\xc3\xb5es, pela mesma liga\xc3\xa7\xc3\xa3o usada para os dados. O protocolo serial nunca pode ser bloqueado, de forma que a lat\xc3\xaancia ainda \xc3\xa9 compar\xc3\xa1vel ao PCI, que tem linhas de interrup\xc3\xa7\xc3\xa3o dedicadas._NEWLINE_A transmiss\xc3\xa3o de dados em m\xc3\xbaltiplos caminhos \xc3\xa9 intercalada, o que significa que cada byte \xc3\xa9 enviado por caminhos sucessivos. A especifica\xc3\xa7\xc3\xa3o do PCIe refere-se a esta intercala\xc3\xa7\xc3\xa3o como "data striping". Apesar de requisitar complexidade de hardware para sincronizar os dados, data striping pode aumentar significativamente o volume de processamento da liga\xc3\xa7\xc3\xa3o. Devido \xc3\xa0s exig\xc3\xaancias, striping pode n\xc3\xa3o necessariamente reduzir a lat\xc3\xaancia de pequenos pacotes de dados em uma liga\xc3\xa7\xc3\xa3o._NEWLINE_Tal como acontece com todos os dados que utilizam protocolos de transmiss\xc3\xa3o serial, informa\xc3\xa7\xc3\xb5es clocking devem ser incorporados no sinal. Ao n\xc3\xadvel f\xc3\xadsico, PCI Express utiliza o 8B/10B, esquema de codifica\xc3\xa7\xc3\xa3o muito comum para assegurar aquela sequ\xc3\xaancia de uns ou zeros consecutivos est\xc3\xa1 limitando o comprimento. Isto \xc3\xa9 necess\xc3\xa1rio para evitar que o receptor perca a trilha de onde os bits est\xc3\xa3o. Neste esquema de codifica\xc3\xa7\xc3\xa3o, cada 8 bits (n\xc3\xa3o codificados) de dados s\xc3\xa3o substitu\xc3\xaddos por 10 bits (codificados) para transmitir os dados, consumindo um extra de 25% do total da largura de banda el\xc3\xa9trica._NEWLINE_Muitos outros protocolos (tais como SONET) utilizam uma forma diferente de codifica\xc3\xa7\xc3\xa3o conhecido como "scrambling" para inserir informa\xc3\xa7\xc3\xb5es de clock nos fluxos de dados. A especifica\xc3\xa7\xc3\xa3o do PCI Express tamb\xc3\xa9m define um algoritmo de scrambling, mas ele \xc3\xa9 utilizado para reduzir a interfer\xc3\xaancia eletromagn\xc3\xa9tica, impedindo a repeti\xc3\xa7\xc3\xa3o do padr\xc3\xa3o de dados no fluxo de dados transmitidos.\n_START_SECTION_\nTaxa de sinaliza\xc3\xa7\xc3\xa3o\n_START_PARAGRAPH_\nA primeira gera\xc3\xa7\xc3\xa3o PCIe transfere dados a 2,5 GT/seg (gigatransfer por segundo) sinalizando taxa por caminho. O PCIe vers\xc3\xa3o 2.0 disp\xc3\xb5e de um aumento da taxa sinalizando a 5 GT/seg por caminho. Uma especifica\xc3\xa7\xc3\xa3o da terceira gera\xc3\xa7\xc3\xa3o PCIe, que est\xc3\xa1 em desenvolvimento, prev\xc3\xaa aumentar ainda mais a taxa.\n_START_SECTION_\nData Link Layer\n_START_PARAGRAPH_\nA Camada de Liga\xc3\xa7\xc3\xa3o de Dados implementa a sequencia\xc3\xa7\xc3\xa3o do Transaction Layer Packets (TLPs) que s\xc3\xa3o geradas pela Transaction Layer, a protec\xc3\xa7\xc3\xa3o dos dados de 32 bits atrav\xc3\xa9s de um controlo de redund\xc3\xa2ncia c\xc3\xadclica de c\xc3\xb3digo (CRC, neste contexto conhecido como LCRC) e um aviso protocolo (sinalizadores ACK e NAK). TLPs passam um cheque LCRC e um n\xc3\xbamero seq\xc3\xbcencial que \xc3\xa9 verificado e dado um resultado como um aviso (ACK), enquanto aqueles que n\xc3\xa3o cumprem essas verifica\xc3\xa7\xc3\xb5es, um resultado negativo no aviso (NAK). TLPs que resultam em um NAK, ou timeouts que ocorrem enquanto se espera por um ACK, resultam no reenvio das TLPs a partir de um buffer especial, na transmiss\xc3\xa3o de dados via Camada de Liga\xc3\xa7\xc3\xa3o de Dados._NEWLINE_Sinais ACK/NAK s\xc3\xa3o comunicados atrav\xc3\xa9s de um ma\xc3\xa7o de baixo n\xc3\xadvel conhecido como uma data link layer packet, ou DLLP. DLLPs tamb\xc3\xa9m s\xc3\xa3o usados para controlar fluxo, comunicar informa\xc3\xa7\xc3\xb5es entre as duas camadas de transa\xc3\xa7\xc3\xa3o entre dispositivos conectados, bem como de algumas fun\xc3\xa7\xc3\xb5es de gest\xc3\xa3o.\n_START_SECTION_\nTransaction Layer\n_START_PARAGRAPH_\nPCIe implementa dividir transa\xc3\xa7\xc3\xb5es (opera\xc3\xa7\xc3\xb5es com pedido e resposta separados por tempo), permitindo a liga\xc3\xa7\xc3\xa3o para o transporte de outros ve\xc3\xadculos, enquanto o dispositivo alvo recolhe dados para a resposta._NEWLINE_PCI Express utiliza credit-based para controlo de fluxo. Neste esquema, um dispositivo publicita um montante inicial de cr\xc3\xa9dito para cada um dos buffers receber no seu Transaction Layer. O dispositivo na extremidade oposta da liga\xc3\xa7\xc3\xa3o, quando as transa\xc3\xa7\xc3\xb5es para enviar ao dispositivo, ir\xc3\xa1 contar o n\xc3\xbamero de cr\xc3\xa9ditos consumidos por cada TLP a partir da sua conta. O dispositivo s\xc3\xb3 pode transmitir uma TLP quando isso n\xc3\xa3o resulte em seu consumidos cr\xc3\xa9dito, superior a conta limite de cr\xc3\xa9dito. Quando o dispositivo receptor termina o tratamento do TLP a partir do seu tamp\xc3\xa3o, \xc3\xa9 sinais de um regresso aos cr\xc3\xa9ditos do dispositivo de envio que, depois, aumenta o limite de cr\xc3\xa9dito pela montante restaurada. Os balc\xc3\xb5es s\xc3\xa3o modulares de cr\xc3\xa9dito, bem como a compara\xc3\xa7\xc3\xa3o dos cr\xc3\xa9ditos consumidos para limite de cr\xc3\xa9dito requer m\xc3\xb3dulo. A vantagem deste sistema \xc3\xa9 a de que a lat\xc3\xaancia de cr\xc3\xa9dito que retornoa, n\xc3\xa3o afeta o desempenho, desde que o limite de cr\xc3\xa9dito n\xc3\xa3o seja encontrado. Esta hip\xc3\xb3tese \xc3\xa9 geralmente cumprida se cada dispositivo \xc3\xa9 projetado com dimens\xc3\xb5es adequadas de buffer._NEWLINE_Primeira - gera\xc3\xa7\xc3\xa3o PCIe \xc3\xa9 freq\xc3\xbcentemente citado para apoiar uma taxa de transfer\xc3\xaancia de dados de 250 MB/seg em cada sentido, por (x1) lane. Este valor \xc3\xa9 o c\xc3\xa1lculo da taxa f\xc3\xadsica sinalizadoras (2,5 Gbaud) dividida pela codifica\xc3\xa7\xc3\xa3o overhead (10 bits por byte). Isto significa que em uma PCIe (x16) lane,  teoricamente seria capaz de transferir dados a 250MB/seg * 16 = 4 GB/seg em cada sentido. Enquanto isto \xc3\xa9 correto em termos de bytes, c\xc3\xa1lculos mais significativos, ser\xc3\xa1 baseada em dados utiliz\xc3\xa1veis pela taxa de carga \xc3\xbatil, o que depende do perfil do tr\xc3\xa1fego, que \xc3\xa9 uma fun\xc3\xa7\xc3\xa3o do alto n\xc3\xadvel (software) e a aplica\xc3\xa7\xc3\xa3o que protocola os n\xc3\xadveis intermedi\xc3\xa1rios.\n_START_SECTION_\nCompetir protocolos\n_START_PARAGRAPH_\nSurgiram normas para v\xc3\xa1rias comunica\xc3\xa7\xc3\xb5es de banda larga baseados em arquitetura serial. Estes incluem, mas n\xc3\xa3o est\xc3\xa3o limitados, a HyperTransport, InfiniBand, RapidIO, e StarFabric._NEWLINE_Essencialmente, as diferen\xc3\xa7as s\xc3\xa3o baseadas em que as implica\xc3\xa7\xc3\xb5es entre a flexibilidade e a extensibilidade vs lat\xc3\xaancia em gerais. Um exemplo deste tipo de troca \xc3\xa9 complexa, cabe\xc3\xa7alho acrescentando informa\xc3\xa7\xc3\xb5es transmitidas a um pacote para permitir um complexo roteamento. Esta sobrecarga adicional reduz a efic\xc3\xa1cia da largura de banda da interface e complica a descoberta e inicializa\xc3\xa7\xc3\xa3o de software pelo bus. Tamb\xc3\xa9m tornar o sistema hot plug-exige que o software pista topologia muda. Exemplos de bus adaptados para o efeito s\xc3\xa3o InfiniBand e StarFabric.\n_START_SECTION_\nStatus\n_START_PARAGRAPH_\nA partir de 2007, foi substitu\xc3\xaddo o barramento AGP por PCI Express como a interface mais comum para placas gr\xc3\xa1ficas em novos sistemas. Com poucas exce\xc3\xa7\xc3\xb5es, todas as placas gr\xc3\xa1ficas sendo liberada hoje (2008) da ATI e NVIDIA usam PCIe. NVIDIA utiliza a transfer\xc3\xaancia de dados de banda larga PCIe para a sua rec\xc3\xa9m-desenvolvidos Scalable Link Interface (SLI) tecnologia, que permite que duas placas gr\xc3\xa1ficas de chipset do mesmo modelo e n\xc3\xbamero a ser executado como um par, permitindo maior desempenho. ATI tamb\xc3\xa9m tem desenvolvido um sistema dual-GPU PCIe baseada no chamado CrossFire. Quase no final de 2007, AMD divulgou um chipset da placa m\xc3\xa3e, a AMD 790FX, que suporta at\xc3\xa9 quatro slots PCIe x16, permitindo tri-GPU e quad-GPU para placas ATI._NEWLINE_A aceita\xc3\xa7\xc3\xa3o de outras formas de expans\xc3\xa3o PC tem sido muito lento e PCI permanece dominante. PCI Express \xc3\xa9 comumente utilizado para onboard gigabit Ethernet e wi-fi mas add-in cards est\xc3\xa3o ainda geralmente PCI, em especial no segmento inferior do mercado._NEWLINE_Placas de som, modems, cart\xc3\xb5es de porta serial e de outros cart\xc3\xb5es com baixa velocidade ainda s\xc3\xa3o quase todas as interfaces PCI. Por esta raz\xc3\xa3o mais placas m\xc3\xa3es apoiando PCI slots PCI Express oferece legado t\xc3\xa3o bem.\n_START_SECTION_\nPCI Express externa\n_START_PARAGRAPH_\nNotebooks entre os anos de 2008 e 2013 eram fabricados com portas PCIe externas (External PCI express) ou ePCIe. Essas portas tinham como fun\xc3\xa7\xc3\xa3o permitir o uso de perif\xc3\xa9ricos com uma maior taxa de transfer\xc3\xaancia. Essas portas alcan\xc3\xa7avam taxas de at\xc3\xa9 4Gb/s.\n_START_SECTION_\nPlacas de V\xc3\xaddeo Externas PCIe\n_START_PARAGRAPH_\nPlacas de v\xc3\xaddeo ePCIe externas poderiam dar a um notebook o poder gr\xc3\xa1fico de um computador de mesa, atrav\xc3\xa9s da liga\xc3\xa7\xc3\xa3o com qualquer notebook ePCIe (dentro de sua pr\xc3\xb3pria gaveta/Case externo). No entanto, esta abordagem n\xc3\xa3o foi bem sucedida. No ano de 2015 surgiram v\xc3\xa1rios modelos de placas de v\xc3\xaddeo com vers\xc3\xb5es em gavetas externas. Essas placas s\xc3\xa3o conectadas a notebooks por portas Thunderbolt 3, cuja velocidade de transfer\xc3\xaancia de dados \xc3\xa9 de at\xc3\xa9 40 Gb/s.'