상기 제 1 절연 층 ( 150 ) 상 에 제 1 소자 반도체 층 ( 200 ) 을 형성 한다 . 물론 , 상기 제 1 소자 반도체 층 ( 200 ) 은 상기 제 1 게터 링 영역 과 접속 한다 . 상기 제 1 소자 반도체 층 ( 200 ) 상 에 한 쌍 의 제 2 게이트 패턴 ( 310 ') 을 형성 한다 . 상기 제 2 게이트 패턴 들 ( 310 ') 을 마스크 로 사용 하 여 상기 제 1 소자 반도체 층 ( 200 ) 에 도 펀트 이온 들 을 주입 하 여 제 2 소스 및 드레 인 영역 들 ( 312 s ', 312 d ') 을 형성 한다 . 상기 제 2 소스 영역 ( 312 s ') 은 상기 한 쌍 의 제 2 게이트 패턴 ( 310 ') 사이 의 제 1 소자 반도체 층 ( 200 ) 에 형성 되 고 , 한 쌍 의 상기 제 2 드레 인 영역 ( 312 d ') 은 상기 한 쌍 의 제 2 게이트 패턴 ( 310 ') 양측 에 각각 형성 된다 . 이때 , 상기 한 쌍 의 제 2 드레 인 영역 ( 312 d ') 은 상기 한 쌍 의 제 1 상부 드레 인 플러그 ( 320 ) 에 각각 접속 된다 . 상기 제 2 게이트 패턴 ( 310 ') 은 상기 제 1 게이트 패턴 ( 310 ) 과 동일 한 구조 일 수 있 다 . 상기 한 쌍 의 제 2 게이트 패턴 ( 310 '), 제 2 소스 영역 ( 312 s ') 및 한 쌍 의 제 2 드레 인 영역 ( 312 d ') 은 한 쌍 의 제 2 셀 트랜지스터 를 구성 한다 .