도 7 은 도 4 의 반도체 메모리 장치 의 클럭 생 성부 에서 출력 되 는 클럭 을 나타내 는 도표 이 다 . 도 7 은 클럭 생 성부 ( 800 ) 에서 생성 되 어 출력 되 는 제 어 클럭 ( P 5 ~ P 11 ) 의 용도 를 나타내 고 있 다 . 도 4 에 는 제 어 클럭 ( P 5 , P 11 ) 만 표기 하 였으나 , 도 7 에 도시 된 바 와 같이 , 클럭 생 성부 ( 800 ) 는 시스템 클럭 의 다양 한 주기 에 맞추 어 클럭 킹 하 는 다양 한 클럭 을 생성 하 게 된다 . 이 때 각 제 어 클럭 이 하 는 용도 가 정해져 있 는데 , 제 어 클럭 ( P 11 , P 5 ) 은 미세 조정 을 위한 미세 딜레이 체인 의 업데이트 를 위한 클럭 신호 이 고 , 제 어 클럭 ( P 7 ) 은 도 4 에 도시 하 지 는 않 았 지만 , 위상 비교기 ( 200 ) 에서 출력 되 는 신호 의 로우 패스 필터링 을 위해 구비 되 는 로우 패스 필터 의 동작 을 제어 하 기 위한 클럭 이 다 . 제 어 클럭 ( P 8 ) 은 딜레이 제 어부 ( 300 ) 의 동작 을 제어 하 기 위한 클럭 신호 이 며 , 제 어 클럭 ( P 9 ) 은 딜레이 체인 ( 500 ) 의 제어 를 위한 클럭 신호 이 다 . 제 어 클럭 ( P 4 , P 6 ) 은 다른 제어 를 위해 여분 의 제 어 클럭 이 다 .