이 경우 는 글 리치 형태 로 미약 하 게 S 1 신호 가 생성 되 어 DFF 2 의 디 플립플롭 의 S 2 신호 를 HIGH 로 변화 시켰 을 경우 에 해당 된다 . S 2 신호 는 DELAY 0 만큼 지연 되 고 , INV 2 에 의해 반전 되 어 RESET 1 신호 를 생성 하 고 , S 2 신호 와 RESET 1 신호 가 ND 2 낸드 게이트 에 의해 조합 되 어 SRAM 읽 기 동작 을 위한 S 3 신호 를 생성 시킨다 . 또한 , RESET 1 신호 는 DFF 1 디 플립플롭 을 리셋 시켜 S 0 신호 를 LOW 로 만든 다 . 상기 RESET 1 신호 는 DELAY 1 만큼 DELAY 되 어 RESET 2 신호 를 생성 시키 고 , RESET 2 신호 는 DFF 2 디 플립플롭 의 S 2 신호 를 LOW 로 만든 다 . 이후 신호 흐름 은 상기 한 바 와 같 다 .