다음 으로 , 이온 주입 에 의해 셀 트랜지스터 및 주변 회로 트랜지스터 의 LDD 를 형성 하 고 , NSG 막 , 실리콘 질화 막 ( 전하 축적 막 ) , NSG 막 을 차례 대로 형성 한 후 에치 백 하 여 , 셀 트랜지스터 및 주변 회로 트랜지스터 의 제 1 사이드 월 ( 전하 축적 부 ) 을 형성 한다 . 그 후 , 게이트 및 제 1 사이드 월 을 마스크 로 하 여 , 이온 주입 하 여 , 셀 트랜지스터 및 주변 회로 트랜지스터 의 N ＋ 확산 층 ( 소스 / 드레 인 ) 을 형성 한다 . 이 때 , N ＋ 확산 층 은 제 1 방향 을 따라 연장 되 는 게이트 를 따라 라인 형상 으로 형성 된다 . 또한 , NSG 막 을 적층 한 후 에치 백 하 여 제 1 사이드 월 의 외측 에 제 2 사이드 월 을 형성 한다 . 또 , 게이트 , 제 1 사이드 월 및 제 2 사이드 월 을 마스크 로 하 여 , N ＋ 확산 층 상 에 코발트 실리사이드 를 형성 한다 .