이때 중간 과정 으로서 제 1 중간 출력 신호 가 첫 번 째 단의 시프트 레지스터 ( SR 1 ) 의 제 1 중간 출력 신호 단자 ( UP ) 로부터 다음 단인 두 번 째 단의 시프트 레지스터 ( SR 2 ) 의 제 1 입력 신호 단자 ( FLMUP ) 에 전달 된다 . 또한 , 제 2 중간 출력 신호 가 첫 번 째 단의 시프트 레지스터 ( SR 1 ) 의 제 2 중간 출력 신호 단자 ( DN ) 로부터 두 번 째 단의 시프트 레지스터 ( SR 2 ) 의 제 2 입력 신호 단자 ( FLMDN ) 에 전달 된다 .