도 11 은 본 발명 의 제 2 실시 예 에 따른 디폴트 로직 로우 로 셋 팅 되 는 도 6 의 제 2 래치 ( 660 ) 를 설명 하 는 회로 다이어그램 이 다 . 도 11 을 참조 하 면 , 제 2 래치 ( 660 a ) 는 , 앞서 설명 된 도 8 의 제 2 래치 ( 660 ) 와 비교 하 여 , MP 7 피 모스 트랜지스터 와 MN 4 엔 모스 트랜지스터 사이 에 MS 1 피 모스 트랜지스터 와 MS 2 엔 모스 트랜지스터 가 더 연결 되 고 , MP 6 피 모스 트랜지스터 와 MN 3 엔 모스 트랜지스터 사이 에 MS 3 피 모스 트랜지스터 와 MS 4 엔 모스 트랜지스터 가 더 연결 된다는 점 에서 차이 가 있 고 , 나머지 구성 요소 들 은 동일 하 다 .