PICH 의 경우 , 각각 의 PICH 프레임 은 0 내지 299 의 인덱스 들 을 갖 는 300 개 의 비트 들 을 포함 한다 . 처음 288 개 의 비트 들 ( b 0 내지 b 287 ) 은 NP 개 의 페이징 표시 자 들 을 위해 사용 되 고 , 마지막 12 개 의 비트 들 은 다른 용도 들 을 위해 예약 되 는 데 도 2 에 는 도시 되 어 있 지 않 다 . NP 는 구성 가능 하 며 , 18 , 36 , 72 또는 144 와 동일 할 수 있 다 . 각각 의 페이징 표시 자 는 PICH 프레임 의 288 / NP 개 의 연속 적 인 비트 들 을 통해 전송 되 는데 , 여기 서 288 / NP 는 16 , 8 , 4 또는 2 와 동일 할 수 있 다 . 288 / NP 개 의 비트 들 은 페이징 표시 자 가 ' 1 ' 과 동일 할 경우 에 는 모두 ' 1 ' 로 설정 되 고 , 페이징 표시 자 가 ' 0 ' 과 동일 할 경우 에 는 모두 ' 0 ' 으로 설정 된다 . 각각 의 PICH 프레임 은 3 개 의 슬롯 들 만큼 지연 되 는 PCH 프레임 과 연관 된다 . 각각 의 PICH 프레임 의 경우 , 자신 의 페이징 표시 자 들 이 그 PICH 프레임 을 통해 전송 되 는 UE 들 을 위한 페이징 메시지 들 이 상기 연관 된 PCH 프레임 을 통해 전송 된다 . PCH 는 2 차 공통 제어 물리 채널 ( S - CCPCH ) 를 통해 전송 될 수 있 다 .