구체 적 으로 , 제 1 D 플립 플 롭 ( 110 a ) 은 하이 논리 의 제 1 게이트 스타트 펄스 ( GSP 1 ) 가 입력 되 더라도 클럭 신호 ( RCLK ) 가 하이 논리 가 되 기 이전 까지 이전 상태 를 유지 하 여 로우 논리 제 1 게이트 쉬프 트 클럭 신호 ( GSC 1 ) 를 출력 한다 . 그리고 제 1 D 플립 플 롭 ( 110 a ) 은 A 기간 에서 클럭 신호 ( RCLK ) 가 하이 논리 가 되 면 하이 논리 의 제 1 게이트 스타트 펄스 ( GSP 1 ) 를 래치 하 여 하이 논리 의 제 1 게이트 쉬프 트 클럭 신호 ( GSC 1 ) 를 출력 한다 . 또한 , A 기간 에서 클럭 신호 ( RCLK ) 가 로우 논리 가 되 면 이전 출력 인 하이 논리 를 유지 하 고 , 클럭 신호 ( RCLK ) 가 하이 논리 가 되 면 로우 논리 의 제 1 게이트 스타트 펄스 ( GSP 1 ) 를 래치 하 여 로우 논리 의 제 1 게이트 쉬프 트 클럭 신호 ( GSC 1 ) 를 출력 한다 . 이 에 따라 , 제 1 D 플립 플 롭 ( 110 a ) 은 4 H 주기 와 1 / 4 듀티 비 를 갖 는 제 1 게이트 쉬프 트 클럭 신호 ( GSC 1 ) 를 출력 한다 . 이 제 1 게이트 쉬프 트 클럭 신호 ( GSC 1 ) 는 레벨 쉬프 터 ( 112 ) 에 공급 됨 과 동시 에 다음 단인 제 2 D 플립 플 롭 ( 110 b ) 의 입력 단자 ( D ) 로 공급 된다 .