마찬가지 로 , 상기 수평동 기신호 의 2 배 출력 프레임 비 에 맞추 어 입력 되 는 데이터 이 네이블 신호 ( DE ) 역시 2 배 의 프레임 비 를 갖 도록 타이밍 생 성부 ( 212 ) 에서 변환 되 어 출력 된다 . 결국 , FPGA 가 쿼드 기능 으로 구현 할 시 에 FPGA 로 입력 되 는 수평 동기 신호 ( H - sync ) , 데이터 이 네이블 신호 ( DE ) 는 1 / 2 로 타이밍 변환 되 어 출력 된다 .