따라서 , 본 발명 은 LRW 공정 시 변수 로 작용 하 는 퍼지 ( Purge ) 시간 , 이 동 ( Carrier ) 가스 및 웨이퍼 의 쿨링 ( Cooling ) 을 위한 백사이드 ( Backside ) 가스 의 조건 을 조절 하 여 텅스텐 막 의 균일성 ( uniformity ) 과 모 폴 로지 ( morphology ) 특성 을 개선 함 으로써 비트 라인 의 패 터닝 ( Patterning ) 공정 시 에러 ( Error ) 의 발생 과 상대 적 으로 취약 한 특정 부위 에서 페일 ( fail ) 이 발생 을 방지 하 여 반도체 소자 의 신뢰 성 및 전기 적 특성 을 향상 시킬 수 있 다 .