모든 도면 을 참조 하 면 , 그리고 본 발명 의 다양 한 실시 예 들 에 따르 면 , 3 차원 메모리 디바이스 가 제공 되 며 , 이 디바이스 는 , 기판 ( 8 ) 위 에 놓이 는 절연 층 들 ( 132 , 232 ) 과 멀티 파트 층 들 {( 146 , 142 '), ( 246 , 242 ')} 의 교번 스택 들 - 각각 의 이웃 쌍 의 교번 스택 들 {( 132 , 232 ) , ( 146 , 142 '), ( 246 , 242 ')} 은 적어도 하나 의 후면 트렌치 에 의해 측 방향 으로 서로 이격 되 고 , 멀티 파트 층 들 {( 146 , 142 '), ( 246 , 242 ')} 각각 은 , 각자 의 이웃 쌍 의 후면 트렌치 들 ( 79 ) 사이 에서 연속 적 으로 측 방향 으로 연장 되 는 각자 의 전기 전도성 층 ( 146 , 246 ) , 및 각자 의 전기 전도성 층 ( 146 , 246 ) 에 의해 측 방향 으로 둘러싸이 고 각자 의 이웃 쌍 의 후면 트렌치 들 ( 79 ) 로부터 균일 한 측 방향 오프셋 거리 ( LOD ) 만큼 측 방향 으로 이격 되 는 적어도 하나 의 유전체 재료 플레이트 ( 142 ', 242 ') 를 포함 함 -, 교번 스택 들 {( 132 , 232 ) , ( 146 , 142 '), ( 246 , 242 ')} 의 각자 의 교번 스택 을 관통 하 여 수직 으로 연장 되 고 각자 의 수직 반도체 채널 ( 60 ) 및 메모리 필름 ( 50 ) 을 포함 하 는 메모리 스택 구조물 들 ( 55 ) , 및 교번 스택 들 {( 132 , 232 ) , ( 146 , 142 '), ( 246 , 242 ')} 의 각자 의 교번 스택 내 에서 유전체 재료 플레이트 들 ( 142 ') 과 절연 층 들 ( 132 ) 의 수직 스택 을 관통 하 여 수직 으로 연장 되 는 접속 비아 구조물 ( 688 ) 을 포함 한다 .