도 2 d 을 참조 하 면 , 평탄 화 공정 을 실시 한다 . 평탄 화 공정 은 화학 적 기계 적 연마 ( CMP ; Chemical Mechanical Polishing ) 공정 으로 실시 될 수 있 다 . 평탄 화 공정 에 의해 제 1 층간 절 연막 ( 107 ) 및 식각 정지 막 ( 106 ) 이 평탄 화 될 수 있 다 . 이러 한 평탄 화 공정 은 도면 에 도시 되 지 않 은 반도체 소자 의 셀 어레이 영역 에서 도 동시 에 진행 될 수 있 다 . 그러나 , 제 2 도 전막 ( 104 ) 이 제거 된 격리 영역 ( R ) 의 크기 는 반도체 소자 의 셀 어레이 영역 에서 보다 커패시터 가 형성 될 영역 에서 더 넓 다 . 전술 한 바 와 같이 , 커패시터 가 형성 될 영역 에서 제 2 도 전막 ( 104 ) 의 식각 영역 이 넓 게 형성 되 기 때문 에 , 평탄 화 공정 시 커패시터 가 형성 될 영역 중 격리 영역 ( R ) 에서 디싱 ( dishing ) 현상 에 의해 제 1 층간 절 연막 ( 107 ) , 식각 정지 막 ( 106 ) , 및 스 페이서 막 ( 105 ) 의 상면 이 제 2 도 전막 ( 104 ) 의 상면 보다 낮 아 질 수 있 다 . 특히 , 격리 영역 ( R ) 에 형성 된 식각 정지 막 ( 106 ) 이 타 겟 보다 더 식각 되 어 제 2 도 전막 ( 104 ) 의 측면 에 형성 된 스 페이서 막 ( 105 ) 이 노출 될 수 있 다 .