일부 실시 예 에서 , 패시 베이 션 층 에 매립 된 방열 층 ( 예 , 방열 층 ( 140 , 144 ) ) 은 가장 가까운 기판 으로부터 약 0 . 05 ㎛~ 약 20 ㎛( 예 를 들 어 , 약 0 . 05 ㎛~ 약 0 . 8 ㎛, 약 0 . 5 ㎛~ 약 4 ㎛, 약 2 ㎛~ 약 10 ㎛, 약 7 ㎛~ 약 14 ㎛, 약 10 ㎛~ 약 17 ㎛, 약 16 ㎛~ 약 20 ㎛) 에 위치 된다 . 예 를 들 어 , 방열 층 ( 144 ) 은 기판 ( 110 ) 으로부터 약 0 . 05 ㎛~ 약 20 ㎛ 에 위치 될 수 있 고 , 방열 층 ( 140 ) 은 기판 ( 112 ) 으로부터 약 0 . 05 ㎛~ 약 20 ㎛ 에 위치 될 수 있 다 . 이것 은 방열 층 ( 140 , 144 ) 이 전기 적 으로 전도 성 을 가지 며 , 기판 에 너무 가까이 위치 되 면 ( 예 를 들 어 , 약 0 . 05 ㎛ 보다 가까운 경우 ) , 칩 상 의 반도체 소자 ( 예 , 트랜지스터 ) 에 대한 누설 경로 가 될 수 있 기 때문 이 다 . 다른 한편 , 방열 층 이 기판 으로부터 너무 멀리 ( 예 를 들 어 , 약 20 ㎛ 보다 큰 거리 에 ) 배치 되 면 , " 방열 층 은 칩 에 의해 발생 된 열 을 "" 포획 "" 하 지 못할 것 이 다 . 예 를 들 어 ", 칩 에 의해 발생 된 열 은 칩 의 기판 과 방열 층 사이 에 배치 된 패 시베이 션 층 에 의해 차폐 될 것 이 다 .