도 13 은 본 발명 의 제 3 실시 예 에 따른 디폴트 로직 로우 로 셋 팅 되 는 도 6 의 제 2 래치 ( 660 ) 를 설명 하 는 회로 다이어그램 이 다 . 도 13 을 참조 하 면 , 제 2 래치 ( 660 b ) 는 , 도 11 의 제 1 래치 ( 660 a ) 와 비교 하 여 , MP 4 피 모스 트랜지스터 없이 전원 전압 ( VDD ) 에 MP 3 피 모스 트랜지스터 가 바로 연결 되 고 , MP 5 피 모스 트랜지스터 없이 전원 전압 ( VDD ) 에 MP 2 피 모스 트랜지스터 가 바로 연결 된다는 점 에서 차이 가 있 고 , 나머지 구성 요소 들 은 동일 하 다 .