본 발명 은 반도체 소자 의 제조 방법 에 관한 것 으로 , 게이트 형성 공정 단계 를 단순 화 시키 고 , 비용 을 줄이 기 위해 , 셀 영역 과 주변 회로 영역 이 구분 된 반도체 기판 상부 에 폴리 실리콘 층 , 전극 층 , 제 1 하드 마스크 층 , 제 2 하드 마스크 층 및 제 3 하드 마스크 층 을 형성 하 는 단계 와 , 게이트 마스크 를 이용 한 사진 식각 공정 으로 제 3 하드 마스크 층 패턴 및 제 2 하드 마스크 층 패턴 을 형성 하 는 단계 와 , 주변 회로 영역 의 제 2 하드 마스크 층 패턴 을 트리밍 ( trimming ) 하 여 제 2 하드 마스크 층 패턴 의 선폭 을 예정 된 선폭 만큼 감소 시키 는 단계 와 , 제 3 하드 마스크 층 패턴 을 제거 하 고 , 제 2 하드 마스크 층 패턴 을 마스크 로 제 1 하드 마스크 층 , 전극 층 및 폴리 실리콘 층 을 식각 하 여 게이트 를 완성 하 는 단계 를 포함 하 여 , 페리 영역 의 게이트 선폭 을 조절 하 기 위한 트리밍 ( trimming ) 공정 을 효율 적 으로 수행 할 수 있 는 기술 이 다 .