도 32 a 내지 35 C 는 본 발명 의 다른 실시 예 에 따라 CNT 를 사용 한 GAA FET 의 순차 적 제조 프로세스 의 다양 한 단계 를 도시 한다 . 이하 의 실시 예 는 도 22 a 내지 22 c 에 도시 된 적층 된 구조물 ( 29 ) 에 대한 다양 한 구조물 및 작업 을 도시 한다 . 도 32 a 내지 32 d 에서 , 바닥 유전체 층 ( 200 A ) 은 지지 층 ( 20 ) ( 또는 하부 지지 층 ( 15 ) ) 상 에 형성 되 고 CNT ( 100 ) 는 하부 유전체 층 ( 200 A ) 상 에 배치 된다 . 그 후 에 , 도 32 a 에 도시 된 바 와 같이 , 상부 유전체 층 ( 200 B ) 가 형성 되 어 CNT ( 100 ) 를 커버 한다 . 도 32 b 에 도시 된 바 와 같이 , 에치 - 백 작업 및 CMP 작업 과 같 은 평탄 화 작업 이 수행 되 고 , 상부 유전체 층 ( 200 B ) 이 부분 적 으로 제거 되 어 CNT ( 100 ) 의 상부 부분 을 노출 시킨다 . 도 32 c 에 도시 된 바 와 같이 , 추가 적 인 지지 층 ( 20 ) 이 상부 유전체 층 ( 200 A ) 및 CNT ( 100 ) 위 에 그 후 에 형성 된다 . 도 32 d 는 소스 / 드레 인 접촉 부 ( 70 ) 가 형성 된 이후 의 구조물 을 도시 한다 .