도 1 에 는 , 가공 대상 의 반도체 웨이퍼 의 사시도 가 도시 되 어 있 다 . 도 2 에 는 , 도 1 에 도시 된 반도체 웨이퍼 의 주요부 확대 단면도 가 도시 되 어 있 다 . 도 1 및 도 2 에 도시 된 반도체 웨이퍼 ( 2 ) 에서 는 , 실리콘 등 의 반도체 기판 ( 20 ) 의 표면 ( 20 a ) 상 에 , 절 연막 과 회로 를 형성 하 는 기능 막 이 적층 된 적층 체 ( 21 ) 가 형성 되 어 있 다 . 적층 체 ( 21 ) 에서 는 , 복수 의 IC , LSI 등 의 반도체 칩 ( 22 ) 이 매트릭스 형상 으로 형성 되 어 있 다 .