3 차원 칩 적층 패키지 기술 은 종종 , " 진보 된 상호 접속 을 위해 Through - Silicon - Via ( TSV ) 를 에칭 하 는 DRIE ( Deep Reactive Ion Etching ) 를 이용 한다 . 각각 의 TSV 상호 접속 을 생성 하 는 단계 는 웨이퍼 박막 화 의 "" 이전 또는 "" 이후 "" 에 행해질 수 있 다 . 이 기술 은 상이 한 에칭 프로세스 를 포함 한다 . "