웨이퍼 규모 로 패 키 징 된 칩 을 제조 하 기 위한 일부 공정 은 특정 의 문제점 을 갖 고 있 다 . 예컨대 경화 가능 한 재료 를 증착 하 고 , 그리고 나 서 층 을 형성 하 기 위해 경화 가능 한 재료 를 경화 시킴 으로써 컴 플라 이언 트 층 이 웨이퍼 의 앞면 상 에 형성 되 는 곳 에서 , 컴 플라 이언 트 층 은 웨이퍼 의 뒤틀림 을 초래 하 는 경향 이 있 다 . 이러 한 뒤틀림 은 예컨대 컴 플라 이언 트 재료 의 경화 동안 또는 다른 가공 동작 동안 컴 플라 이언 트 재료 와 웨이퍼 를 구성 하 는 반도체 재료 의 상이 한 팽창 및 수축 으로 인해 발 생 할 수 있 다 . 이러 한 뒤틀림 은 단자 및 단자 와 접점 간 의 접속 부 를 형성 하 는 것 과 같 은 다른 공정 동작 을 수행 하 는 것 을 곤란 하 게 한다 . 이러 한 뒤틀림 이 컴 플라 이언 트 층 의 두께 를 감소 시킴 으로써 경감 될 수 는 있 지만 , 박막 의 컴 플라 이언 트 층 은 단자 에 대한 충분 한 이동 가능 성 을 제공 하 지 못할 수 도 있 다 .