이러 한 3 차원 설계 에서 , 메모리 셀 들 의 평면 의 어 레이 들 또는 레벨 들 은 워드 라인 레벨 들 ( X 1 , X 3 , X 5 , X 7 , X 9 ) 에서 다수 의 워드 라인 들 ( 366 ) 중 하나 와 다수 의 비트 라인 들 ( 122 ~ 128 ) 중 하나 간 에 결합 될 수 있 다 . 어레이 및 비트 라인 드라이버 들 의 끝 근처 에 , 유사 한 구조 의 특별 한 셀 들 은 비트 라인 레벨 들 ( Y 2 ~ Y 8 ) 에서 비트 라인 들 각각 과 워드 라인 레벨 들 ( X 3 , X 7 ) 에 위치 된 특별 워드 라인 들 ( 360 , 362 ) 사이 에 결합 된 블 리더 다이오드 들 ( 300 ) 로서 사용 될 수 있 다 . 도 4 a 및 도 4 b 가 도시 하 는 바 와 같이 , 블 리더 다이오드 들 을 제어 하 는 NMOS 트랜지스터 ( 314 ) 는 지아 들 ( 318 , 320 ) 에 의해 제공 되 는 특별 워드 라인 들 및 블 리더 다이오드 들 ( 300 ) 에 의 연결 들 을 가진 메모리 셀 들 밑 에 기판 내 와 같 은 , 3 차원 메모리 어레이 내 또는 밑 에 저 레벨 에서 비트 라인 디코더 ( 120 ) 및 Vubl 소스 ( 305 ) 에 결합 될 수 있 다 .