도 4 에서 첫 번 째 단의 시프트 레지스터 ( SR 1 ) ( 도 3 a ) 의 제 1 구 동부 ( sub 1 - SR 1 ) 의 제 1 입력 신호 ( flmup [ 1 ] ) 는 제 1 개 시 신호 ( flmup ) 이 지만 , 다음 단인 두 번 째 단의 시프트 레지스터 ( SR 2 ) ( 도 3 b ) 의 제 1 입력 신호 ( flmup [ 2 ] ) 는 첫 번 째 시프트 레지스터 에서 출력 된 제 1 중간 출력 신호 ( UP [ 1 ] ) 이 다 . 이때 제 1 중간 출력 신호 ( UP [ 1 ] ) 는 시점 t 2 에 제 2 클럭 신호 ( clbk ) 에 동기 되 어 전달 된다 .