그런데 , 산화 막 ( 20 ) 은 증착 시 웨이퍼 내 또는 웨이퍼 간 두께 균일 도 가 달 라 주변 회로 부 영역 ( N , P ) 의 게이트 스 페이서 ( 24 a , 24 b ) 의 두께 불 균일 을 초래 하 고 , 이 로 인해 트랜지스터 의 문턱 전압 특성 의 불 균일 을 초래 하 여 생산 성 을 저하 시킨다 . 또한 , 각 단위 공정 에서 불가피 하 게 발생 하 는 습식 세정 공정 시 에 산화 막 ( 20 ) 은 불가피 하 게 부분 적 으로 제거 될 수 밖 에 없 으므로 일정 한 두께 를 유지 하 기 어렵 다 .