다음 으로 , 도 8 , 도 9 a 내지 도 9 e 에 도시 된 바 와 같이 , 상기 제 2 마스크 공정 이 수행 된 기판 ( 102 ) 상 에 메인 데이터 선 ( 106 aa ) 및 상기 박막 트랜지스터 ( TFT ) 의 소스 전극 ( 106 c ) 을 포함 하 는 데이터 금속 패턴 , 및 제 1 투명 도전 패턴 ( 108 ) 을 형성 하 기 위한 제 3 마스크 공정 을 진행 한다 .