도 1 c 를 도 1 a 및 1 b 와 같이 참조 하 면 , 본 발명 실시 예의 반도체 메모리 소자 ( 1 ) 에 있 어서 워드 라인 ( WL ) 을 이루 는 메모리 게이트 ( 165 w ) 와 수직 채널 ( 140 ) 은 메모리 셀 ( 28 ) 을 정의 하 고 , 스트링 선택 라인 ( SSL ) 을 이루 는 스트링 선택 게이트 ( 165 s ) 와 수직 채널 ( 140 ) 은 상부 비 메모리 셀 ( 26 ) 을 정의 하 고 , 접지 선택 라인 ( GSL ) 을 이루 는 접지 선택 게이트 ( 165 g ) 와 수직 채널 ( 140 ) 은 하부 비 메모리 셀 ( 24 ) 을 정의 할 수 있 다 . 반도체 기판 ( 101 ) 의 일부 는 소오 스로 구성 되 며 공통 소오 스 라인 ( CSL ) 에 상당 한다 . 하나 의 수직 채널 ( 140 ) 을 따라 정의 된 상부 비 메모리 셀 ( 26 ) 과 하부 비 메모리 셀 ( 24 ) , 그리고 이 들 비 메모리 셀 ( 24 , 26 ) 사이 의 복수 개 의 메모리 셀 ( 28 ) 이 하나 의 셀 스트링 ( 105 ) 을 구성 하 며 , 셀 스트링 ( 105 ) 은 비트 라인 ( BL ) 에 전기 적 으로 연결 될 수 있 다 . 하나 의 비트 라인 ( BL ) 에 는 복수 개 의 셀 스트링 ( 105 ) 이 병렬 연결 될 수 있 다 . 본 예의 등 가 회로도 는 도 1 a 의 반도체 메모리 소자 ( 1 ) 에 만 적용 되 는 것 이 아니 라 본 명세서 에 개시 된 모든 반도체 메모리 소자 에 적용 될 수 있 다 .