본 개시 의 일부 실시 형태 에 따르 면 , 방법 은 , 내부 에 직사각 형 스페이스 를 갖 는 표준 셀 영역 을 레이아웃 하 는 단계 - 상기 표준 셀 영역 은 , 상기 직사각 형 스페이스 를 마주 보 는 ( facing ) 제 1 하부 경계 를 가진 표준 셀 의 제 1 열 ( row ) ; 및 상기 직사각 형 스페이스 를 마주 보 는 제 2 경계 를 가진 복수 의 표준 셀 을 포함 하 고 , 상기 복수 의 표준 셀 은 표준 셀 의 하부 열 을 포함 함 - ; 상기 직사각 형 스페이스 내 에 메모리 어레이 를 레이아웃 하 는 단계 - 상기 하부 열 의 제 2 하부 경계 및 상기 메모리 어레이 의 제 3 하부 경계 는 동일 직선 에 정렬 됨 - ; 및 상기 직사각 형 스페이스 내 에 필러 셀 영역 을 레이아웃 하 는 단계 - 상기 필러 셀 영역 은 , 상기 표준 셀 의 제 1 열 의 제 1 하부 경계 와 접촉 하 는 제 1 상부 경계 ; 및 상기 메모리 어레이 의 제 2 상부 경계 와 접촉 하 는 제 4 하부 경계 를 포함 함 - 을 포함 한다 . 실시 형태 에서 , 상기 방법 은 , 웨이퍼 상 에 표준 셀 영역 , 메모리 영역 , 및 필러 셀 영역 을 제조 하 는 단계 를 더 포함 한다 . 실시 형태 에서 , 필러 셀 영역 을 레이아웃 하 는 단계 는 상기 메모리 어레이 내 의 메모리 셀 과 동일 높이 를 가진 제 1 필러 셀 을 레이아웃 하 는 단계 를 포함 한다 . 실시 형태 에서 , 상기 제 1 필러 셀 은 , 상기 표준 셀 의 제 1 열 의 제 1 하부 경계 와 접촉 하 는 상기 제 1 상부 경계 의 제 1 파트 ( part ) ; 및 상기 메모리 어레이 의 제 2 상부 경계 와 접촉 하 는 상기 제 4 하부 경계 의 제 2 파트 를 포함 한다 . 실시 형태 에서 , 상기 표준 셀 영역 , 상기 메모리 어레이 , 및 상기 필러 셀 영역 은 격자 의 격자 라인 에 떨어지 는 경계 들 을 갖 고 , 상기 필러 셀 영역 을 레이아웃 하 는 단계 는 상기 제 1 필러 셀 과 상기 표준 셀 의 제 1 열 과 의 사이 에서 상기 제 1 필러 셀 과 상기 표준 셀 의 제 1 열 과 접촉 하 는 제 2 필러 셀 을 레이아웃 하 는 단계 를 더 포함 한다 . 실시 형태 에서 , 상기 제 2 필러 셀 은 3 개 의 격자 간격 과 동일 한 높이 를 갖 는다 . 실시 형태 에서 , 상기 필러 셀 영역 을 레이아웃 하 는 단계 는 상기 제 2 필러 셀 과 상기 표준 셀 의 제 1 열 과 의 사이 의 제 3 필러 셀 을 레이아웃 하 는 단계 를 더 포함 한다 . 실시 형태 에서 , 상기 표준 셀 의 제 1 열 은 제 1 셀 높이 를 갖 고 , 상기 메모리 어레이 내 의 메모리 셀 은 제 2 높이 를 갖 고 , 상기 제 1 셀 높이 와 상기 제 2 높이 는 공통 인자 를 갖 고 , 상기 방법 은 상이 한 셀 높이 들 을 갖 는 복수 의 필러 셀 들 을 레이아웃 하 는 단계 를 더 포함 하 고 , 상기 상이 한 셀 높이 들 은 상기 공통 인자 의 정수 배 와 동일 하 다 . 실시 형태 에서 , 상기 메모리 어레이 를 레이아웃 하 는 단계 는 SRAM ( Static Random Access Memory ) 셀 을 레이아웃 하 는 단계 를 포함 한다 . 실시 형태 에서 , 상기 필러 셀 영역 내 의 필러 셀 들 은 전기 적 기능 들 을 갖 지 않 는다 .