상기 게이트 절 연막 ( 17 ) 상 에 상기 제 2 방향 으로 제 1 및 제 2 데이터 라인 ( 25 , 26 ) 이 배치 되 고 , 상기 반도체 층 ( 20 ) 상 에 서로 이격 된 소오 스 / 드레 인 전극 ( 21 a , 21 b ) 이 배치 된다 . 상기 소오 스 전극 ( 21 a ) 은 상기 제 1 및 제 2 데이터 라인 ( 25 , 26 ) 각각 으로부터 연장 되 어 배치 될 수 있 다 .