제 1 노드 의 전위 ( VN 1 ) 는 제 2 커패시터 ( C 2 ) 에 의해 어 드레싱 레벨 ( Vref - Va ) 로 유지 되 고 , 제 2 노드 의 전위 ( VN 2 ) 는 기준 전압 ( Vref ) 으로 유지 된다 . 이때 , 제 3 노드 의 전위 ( VN 3 ) 는 구동 TFT ( DT ) 의 게이트 - 소스 간 전압 차 ( Vgs ) 가 구동 TFT ( DT ) 의 문턱 전압 ( Vth ) 으로 수렴 될 때 까지 점차 상승 한다 . 그 결과 , 제 3 노드 의 전위 ( VN 3 ) 는 어 드레싱 레벨 ( Vref - Va ) 에서 구동 TFT ( DT ) 의 문턱 전압 ( Vth ) 을 뺀 제 1 프로그래밍 레벨 ( Vref - Va - Vth ) 로 상승 유지 된다 . 그리고 , 제 1 커패시터 ( C 1 ) 에 는 제 2 및 제 3 노드 ( N 2 , N 3 ) 간 전위차 즉 , 데이터 조정 전압 ( Va ) 에 구동 TFT ( DT ) 의 문턱 전압 ( Vth ) 을 더한 제 2 프로그래밍 레벨 ( Va + Vth ) 이 저장 된다 .