이때 , 저장 전극 콘 택 예정 영역 하부 에 형성 되 는 상기 소스 / 드레 인 접합 영역 ( 118 ) 은 하부 가 상기 하부 분리 막 패턴 ( 102 a ) 에 의해 분리 되 어 상부 만 이용 된다 . 이 상태 에서 비트 라인 콘 택 예정 영역 하부 의 상기 반도체 기판 ( 100 ) 에 백 바이어스 전압 ( Vbb ) 을 인가 하 면 , 상기 리세 스 ( 도 3 h 의 114 ) 하부 의 채널 영역 ( 120 ) 이 공핍 ( Depletion ) 영역 이 되 어 상기 소스 / 드레 인 접합 영역 ( 118 ) 간 의 누설 전류 발생 이 방지 된다 .