메모리 셀 어레이 ( 2 ) , MOS 트랜지스터 Q 1 , MOS 트랜지스터 Q 3 , 및 캐 패 시터 ( C ) 가 각각 형성 되 는 영역 의 경계 부분 에 는 소자 분리 영역 ( STI ) 이 형성 되 어 있 다 . 그리고 , 소자 분리 영역 ( STI ) 의 바로 아래 에 는 반도체 기판 ( 10 ) 과 동일 한 전도 형 을 갖 는 상술 한 p 형 웰 영역 ( 36 ) 이 형성 되 어 있 다 . 또한 , 일부 영역 에서 는 , 웰 영역 ( 36 ) 은 반도체 기판 ( 10 ) 의 표면 에 달하 도록 형성 된다 ( 도 14 에 있 어서 nMOS 형성 영역 으로서 나타냄 ) . 이것 은 n 채널 MOS 트랜지스터 의 형성 영역 으로서 사용 된다 . 물론 , 웰 영역 ( 36 ) 은 상술 한 바 와 같이 펀치 스루 방지 의 역할 도 수행 한다 . 또한 , 웰 영역 ( 36 ) 과 , 소자 분리 영역 ( STI ) 과 소자 영역 ( AA ) 의 경계 의 거리 d 를 근접 시킴 으로써 소자 면적 은 축소 되 지만 , 소스 와 드레 인 의 접합 내압 이 열화 된다 .