이때 , 게이트 레이아웃 상 에서 는 실질 적 으로 제 1 및 제 2 게이트 ( 31 , 33 ) 의 선폭 이 대등 한 선폭 및 규칙 으로 설계 될 경우 , 노광 및 현상 과정 등 을 포함 하 는 패턴 전사 과정 에 의해서 형성 되 는 PMOS 를 위한 제 1 게이트 ( 31 ) 를 위해 형성 되 는 제 1 포토레지스트 패턴 ( 41 ) 과 , NMOS 를 위한 제 2 게이트 ( 33 ) 를 위한 제 2 포토레지스트 패턴 ( 43 ) 은 실질 적 으로 대등 한 선폭 ( d 1 ) 을 가지 게 형성 된다 . 설계 된 게이트 레이아웃 에 대한 OPC 는 트랜지스터 의 형태 종류 를 구분 하 여 수행 하 기 어려우므로 , 실질 적 으로 MOS 형태 의 구분 없이 게이트 에 대해 동일 한 선폭 ( d 1 ) 을 유도 하 게 조절 된다 . 따라서 , 형성 되 는 제 1 및 제 2 포토레지스트 패턴 ( 41 , 43 ) 은 대등 한 선폭 ( d 1 ) 을 가지 게 조절 될 수 있 다 .