종래 기술 의 도 1 은 , 2 x 2 어레이 의 비트 셀 들 ( 예컨대 , 비트 셀 ( 2 ) ) 을 갖 는 종래 기술 의 6 개 의 트랜지스터 비트 셀 SRAM ( static random access memory ) 회로 ( 1 ) 를 도시 한다 . 종래 기술 의 도 1 에 도시 된 바 와 같이 , 영역 중첩 오 정렬 ( overlay misalignment ) 및 프로세스 변화 가 활성 영역 임계 치수 내 에 있 도록 허용 하 기 위해서 , 트랜지스터 레이아웃 들 은 통상 적 으로 게이트 층 ( 4 ) 이 논제 로 ( nonzero ) 확장 으로 잡 아 당겨질 것 을 요구 하 거나 또는 트랜지스터 활성 영역 ( 5 ) 의 에지 위 로 엔드 캡 ( endcap ) ( 6 ) 이 확장 될 것 을 요구 한다 . 그러나 , 이것 은 일부 회로 들 에 요구 되 는 레이아웃 영역 에서 의 증가 를 가져온다 . 예 를 들 면 , 종래 기술 의 도 1 에 도시 된 회로 ( 1 ) 에서 , 치수 C 의 최소치 는 치수 A 와 B 양쪽 모두 의 최소치 에 의해서 조정 된다 . 치수 A 는 활성 영역 을 지나 서 확장 하 는 데 필요 한 최소 게이트 중첩 이 다 ( 즉 , 엔드 캡 의 길이 ) . 치수 B 는 2 개 의 엔드 캡 들 의 단부 들 사이 에 ( 예컨대 , 엔드 캡 ( 6 ) 과 엔드 캡 ( 7 ) 사이 ) 패 터닝 될 수 있 는 최소 간격 이 다 . 도시 된 실시 예 에서 , 치수 B 의 최소치 는 이용 가능 한 처리 기술 에 의해서 결정 된다 . 치수 C 는 2 개 의 다른 반도체 디바이스 들 의 활성 영역 사이 의 거리 이 다 . 도 1 ( 종래 기술 ) 에서 , 치수 C 의 최소치 는 치수 A 및 B 양쪽 모두 의 최소치 에 의해서 결정 된다 . C 가 치수 A 및 B 에 의해서 결정 되 지 않 았 는 경우 , 치수 C ( 즉 , 2 개 의 다른 반도체 디바이스 들 의 활성 영역 사이 의 거리 ) 를 감소 시키 는 것 이 가능 하 다 .