도 1 의 ( a ) 및 ( b ) 에서 는 , 우선 처음 에 , 소자 분리 영역 의 실리콘 ( Si ) 기판 ( 1 ) 에 , 리세 스 LOCOS 층 ( 7 ) 을 형성 한다 . 자세히 설명 하 면 , Si 기판 ( 1 ) 의 상방 전체 면 에 실리콘 산화 ( SiO 2 ) 막 ( 3 ) 을 형성 하 고 , 그 위 에 도시 하 지 않 은 산화 방지 용 의 실리콘 질화 ( SiN ) 막 을 형성 한다 . SiO 2 막 ( 3 ) 의 형성 은 예 를 들 면 열 산화 또는 CVD 법 으로 행하 고 , SiN 막 의 형성 은 예 를 들 면 CVD 법 으로 행한다 . 다음 으로 , 포토 리소그래피 및 에칭 기술 에 의해 , SiN 막 과 SiO 2 막 ( 3 ) 을 부분 적 으로 에칭 하 여 , 소자 분리 영역 의 Si 기판 ( 1 ) 의 표면 을 노출 시킨다 . 그리고 , SiN 막 아래 로부터 노출 되 어 있 는 Si 기판 ( 1 ) 표면 을 에칭 하 여 오 목부 ( 도시 하 지 않 음 ) 를 형성 한다 .