패 시베이 션 층 ( 32 ) , 도전 층 ( 34 ) , 패 시베이 션 층 ( 36 ) , 도전 층 ( 38 ) , 패 시베이 션 층 ( 40 ) , 도전 층 ( 42 ) 그리고 패 시베이 션 층 ( 44 ) 의 조합 은 웨이퍼 레벨 리디 스트리 뷰 션 층 ( wafer level redistribution layer , WL RDL ) 또는 상호 접속 구조 체 ( 48 ) 를 구성 한다 . WL RDL ( 48 ) 은 도 2 a 에 기술 된 상호 접속 회로 빌드 - 업 공정 ( interconnect circuit build - up process ) 을 통해 구현 되 어 이하 에 기술 되 는 솔 더 범프 들 ( 62 ) 에 의 전기 접속 뿐 아니 라 반도체 다이 ( 50 , 54 ) 사이 의 전기 접속 을 제공 한다 .