이 후 , 메모리 셀 들 ( C 0 내지 Cn ) 및 선택 트랜지스터 들 ( SST , DST ) 을 턴 온 시키 기 위한 구간 ( B ) 에서 전압 생성 회로 ( 150 ) 는 제어 로직 ( 140 ) 에서 출력 되 는 제어 신호 들 ( VG _ signals ) 에 응답 하 여 일정 전압 ( Veq ) 을 생성 하 여 출력 하 고 , 어 드레스 디코더 ( 120 ) 는 제어 로직 ( 140 ) 에서 출력 되 는 제어 신호 들 ( AD _ signals ) 에 응답 하 여 선택 된 메모리 블럭 ( BLK 1 ) 의 선택 된 워드 라인 ( Sel WL ) , 비 선택 된 워드 라인 들 ( Unsel WLs ) , 드레 인 선택 라인 ( DSL 1 ) , 소스 선택 라인 ( SSL 1 ) , 드레 인 패스 워드 라인 ( DPWL 1 ) , 소스 패스 워드 라인 ( SPWL 1 ) 및 비 선택 된 메모리 블럭 ( BLK 2 ) 의 드레 인 선택 라인 ( DSL 2 ) 및 소스 선택 라인 ( SSL 2 ) 에 인가 한다 ( S 432 ) . 이 로 인하 여 선택 된 워드 라인 ( Sel WL ) 과 비 선택 된 워드 라인 ( Unsel WLs ) 은 모두 일정 전압 ( Veq ) 레벨 로 제어 된다 . 일정 전압 ( Veq ) 은 패스 전압 ( Vpass ) 가 동일 한 전위 레벨 을 갖 는 전압 이 거나 패스 전압 ( Vpass ) 보다 높 거나 낮 은 전위 레벨 을 갖 는 전압 일 수 있 다 .