도 3 f 를 참조 하 면 , 상기 비트 라인 콘 택 플러그 영역 에 형성 된 제 1 랜딩 플러그 ( LP 1 ) 의 게이트 ( 210 ) 상부 로 노출 된 부분 의 양측 벽 에 스 페이서 ( 218 ) 를 형성 한다 . 상기 스 페이서 ( 218 ) 는 제 1 랜딩 플러그 ( LP 1 ) 들 간 의 단락 을 방지 하 는 역할 을 한다 . 이어서 , 상기 랜딩 플러그 ( LP 1 , LP 2 ) 들 이 형성 된 반도체 기판 ( 200 ) 상 에 제 2 층간 절 연막 ( 220 ) 을 증착 한 후 , 상기 제 2 층간 절 연막 ( 220 ) 을 상기 제 1 랜딩 플러그 ( LP 1 ) 의 표면 이 노출 되 도록 CMP 한다 .