게이트 절연 층 ( 140 ) 상 에 는 반도체 층 ( 150 ) 이 배치 될 수 있 다 . 반도체 층 ( 150 ) 은 섬 형 으로 이루어진 복수 의 반도체 패턴 을 포함 할 수 있 다 . 구체 적 으로 , 반도체 층 ( 150 ) 은 제 1 반도체 패턴 ( 151 ) 및 제 2 반도체 패턴 ( 152 ) 을 포함 할 수 있 다 . 제 1 반도체 패턴 ( 151 ) 은 제 1 화소 전극 ( PE 1 ) 에 제 1 데이터 신호 를 제공 하 는 제 1 박막 트랜지스터 의 채널 을 이루 고 , 제 2 반도체 패턴 ( 152 ) 은 제 2 화소 전극 ( PX 2 ) 에 제 2 데이터 신호 를 제공 하 는 제 2 박막 트랜지스터 의 채널 을 이룰 수 있 다 . 제 2 반도체 패턴 ( 152 ) 은 제 1 반도체 패턴 ( 151 ) 으로부터 제 1 방향 ( d 1 ) 으로 이격 되 어 배치 될 수 있 다 .