본 발명 은 불량 데이터 라인 을 인접 한 다른 정상 데이터 라인 으로 대치 하 는 기능 을 수행 하 여 메모리 회로 의 불량 률 을 저감 시키 는 메모리 회로 에서 사용 되 는 데이터 라인 리 던 던 시 회로 에 있 어서 , 상기 의 데이터 라인 리 던 던 시 회로 는 제 0 데이터 라인 ( DL 0 ) 에서부터 제 n - 1 데이터 라인 ( DLn - 1 ) 까지 의 n 개 의 데이터 라인 및 제 n 데이터 라인 ( RDL : Redundant Dataline ) 으로 구성 되 는 n + 1 개 의 데이터 라인 과 , ; 제 0 입출력 라인 ( IO 0 ) 에서부터 제 n - 1 입출력 라인 ( IOn - 1 ) 까지 의 n 개 의 입출력 라인 을 포함 한다 . 즉 , 본 발명 의 데이터 라인 리 던 던 시 회로 는 n + 1 개 의 데이터 라인 과 n 개 의 입출력 라인 을 포함 하 는 구조 로 되 어 있 다 . 하 기 에서 볼 수 있 는 바 와 같이 , 본 발명 에 따른 데이터 라인 리 던 던 시 회로 의 일실 시예 는 n 이 8 인 경우 , 즉 데이터 라인 이 9 개 이 고 입출력 라인 이 8 개 인 경우 를 상정 하 였으나 , 본 발명 의 데이터 라인 리 던 던 시 회로 에 있 어 상기 n 의 갯 수 는 이 에 제한 되 는 것 은 아니 며 이론 상 무한대 까지 가능 함 을 본 발명 이 속하 는 기술 분야 에서 통상 의 지식 을 가진 자 라면 모두 알 수 있 을 것 이 다 . 도 3 ( a ) 는 본 발명 에 따른 데이터 라인 리 던 던 시 회로 의 일실 시예 의 블록 다이어그램 이 다 . 도 3 ( a ) 에서 셀 어레이 ( Cell Array ) 는 메모리 의 단위 셀 ( Unit Cell ) 들 로 이루어진 어레이 ( Array ) 구조 를 의미 한다 . 그리고 도 3 ( a ) 에서 는 메모리 의 데이터 라인 의 데이터 를 센싱 하 는 총 9 개 의 센스 앰프 가 있 어서 제 0 센스 앰프 ( SA 0 ) 에서부터 제 8 센스 앰프 ( SA 8 ) 까지 가 나와 있 다 .