일반 적 으로 , 출력 클락 신호 를 기준 클락 신호 에 락킹 시키 는데 소요 되 는 시간 은 , 여타 의 내부 회로 의 셋 업 시간 에 비하 여 , 매우 긴 편 이 다 . 그러므로 , 다른 내부 회로 들 의 동작 이 일시 적 으로 디스 에 이 블 되 는 스탠바이 또는 파워 다운 모드 에서 , 락킹 루프 회로 는 여전히 인 에 이 블 되 는 경우 도 발생 된다 . 이 에 따라 , 불 필요 한 전력 의 소모 가 발생 되 기 도 한다 . 따라서 , 시스템 또는 반도체 메모리 장치 의 동작 속도 를 개선 하 고 , 나아가 소모전 력 을 감소 시키 기 위해서 는 , 출력 클락 신호 의 락킹 속도 의 향상 이 요구 된다 . 그리고 , 출력 클락 신호 의 락킹 속도 를 향상 시키 기 위해서 는 , 상기 출 력 클락 신호 의 거시 적 락킹 속도 의 개선 이 매우 중요 하 다 .