프로세서 코어 ( 15 A - 15 B ) 는 , 수퍼 파이 라인 , 수퍼 스칼라 , 혹은 이 들 의 조합 을 포함 하 는 임의 의 요구 된 구성 을 포함 할 수 있 다 . 다른 구성 으로 는 스칼라 , 파이프라인 , 비 파이프라인 등 을 포함 할 수 있 다 . 다양 한 실시 예 들 이 비 순차 적 인 추론 적 실행 혹은 순차 적 인 실행 을 사용 할 수 있 다 . 프로세서 코어 들 은 , 앞서 의 구성 들 중 어느 하나 와 결합 된 , 하나 이상 의 명령 들 혹은 다른 기능 들 을 위한 마이크 로 코딩 ( microcoding ) 을 포함 할 수 있 다 . 다양 한 실시 예 들 이 , 캐시 들 , 변환 룩 어 사이드 버퍼 ( Translation Lookaside Buffer , TLB ) 들 , 미스 된 어드레스 버퍼 ( Missed Address Buffer , MAB ) 들 , 모델 특정 레지스터 ( Model Specific Register , MSR ) 들 , 제 어 레지스터 ( Control Register , CR ) 들 과 같 은 다양 한 다른 설계 특징 을 구현 할 수 있 을 뿐 만 아니 라 다른 시스템 레벨 제어 하드웨어 를 구현 할 수 있 다 . 따라서 , 예시 된 실시 예 에서 , 프로세서 코어 ( 15 A ) 는 , 16 A 및 17 A 로 각각 지정 된 PMSR 0 및 PMSR 1 을 포함 하 는 프로파일링 하드웨어 ( profiling hardware ) 와 , 그리고 이벤트 카운터 ( event counter ) 들 ( 19 A ) 을 포함 하 는 모니터 로직 ( monitor logic ) ( 18 A ) 을 포함 한다 . 주목 할 사항 으로 , 다른 실시 예 들 에서 는 , 다른 개수 의 프로파일링 하드웨어 요소 들 ( 예 를 들 어 , 모델 특정 레지스터 들 ) 이 사용 될 수 있 다 . 또한 주목 할 사항 으로 , 이벤트 카운터 들 ( 19 A ) 은 단일 블럭 으로 제시 된다 . 그러나 , 다양 한 실시 예 들 에서 , 프로세서 ( 15 A ) 는 카 운 팅 되 고 있 는 이벤트 들 에 근접 하 여 위치 될 수 있 는 다수 의 이벤트 카운터 유닛 ( event counter unit ) 들 을 포함 할 수 있 다 . 예 를 들 어 , 만약 특정 이벤트 카운터 유닛 이 명령 퇴거 를 카 운 팅 하 고 있 다면 , 이 카 운 팅 유닛 은 , 재 정렬 버퍼 로직 ( reorder buffer logic ) ( 미 도시 ) 과 같 은 정보 를 유지 하 는 로직 가까이 물리 적 으로 위치 할 수 있 다 . 도시 된 바 와 같이 , 프로세서 코어 ( 15 B ) 는 유사 한 특징 들 을 포함 한다 .