본 발명 은 반도체 장치 의 레이아웃 방법 에 관한 것 으로 , 반도체 장치 의 주변 회로 영역 에서 게이트 라인 형성 시 패턴 밀도 의 차이 에 따른 공정 편차 를 줄일 수 있 는 반도체 장치 의 레이아웃 방법 에 관하 여 개시 한다 . 개시 된 본 발명 의 반도체 장치 의 레이아웃 방법 은 기판 상 에 트랜지스터 형성 을 위한 적어도 하나 이상 의 게이트 를 형성 하 는 단계 ; 상기 게이트 와 동일 레이어 에 상기 게이트 와 같 은 길이 의 더미 게이트 를 상기 게이트 의 초 소한 한 변 이상 에 이격 되게 형성 하 는 단계 ; 및 상기 게이트 와 동일 레이어 에 상기 게이트 와 이격 되 면서 상기 더미 게이트 와 일체 를 이루 는 보조 더미 게이트 를 형성 하 는 단계 ; 를 구비 함 으로써 , 포토 공정 과 식각 공정 에서 발생 할 수 있 는 공정 편차 의 변화 를 최소 화 할 수 있 는 효과 가 있 다 .