또한 , 패널 ( 150 ) 과 접촉 되 는 회로 기판 ( 130 ) 의 일 영역 은 ( +) 극 ( or 극성 ) 전원 을 입력 받 는 도전 성 배선 이 외부 로 노출 된 제 1 전극 부 ( 131 ) 와 ( -) 극 전원 을 입력 받 는 도전 성 배선 이 외부 로 노출 된 제 2 전극 부 ( 132 ) 가 형성 된다 ( 도 4 참조 ) . 제 1 전극 부 ( 131 ) 및 제 2 전극 부 ( 132 ) 는 서로 소정 간격 이격 배치 되 며 , 회로 기판 ( 130 ) 의 둘레 방향 을 따라 배치 된다 . 또한 , 제 1 전극 부 ( 131 ) 및 제 2 전극 부 ( 132 ) 는 다 수개 의 ( +),(-) 극 전원 을 입력 받 는 도전 성 배선 으로 이루어진다 . 이때 , 외부 로 노출 된 제 1 전극 부 ( 131 ) 및 제 2 전극 부 ( 132 ) 는 패널 ( 150 ) 에 형성 된 도전 성 배선 과 의 전도 성 을 향상 시키 기 위해 실버 페이스트 가 도포 될 수 있 다 .