본 발명 의 실시 예 에 따르 면 도프 트 반도체 패턴 ( 161 ) 은 채널 막 이 식각 된 영역 을 채운다 . 이 때 , 도프 트 반도체 패턴 ( 161 ) 이 도 5 d 에 도시 된 도전 패턴 들 ( 143 ) 중 최하층 도전 패턴 에 인접 하 게 배치 되 더라도 , 본 발명 의 실시 예 는 제 1 메모리 패턴 ( 123 P 1 ) 을 통해 최하층 도전 패턴 과 도프 트 반도체 패턴 ( 161 ) 이 서로 연결 되 는 불량 을 방지 할 수 있 다 .