본 개시 의 일 실시 예 로 칩 패드 가 형성 된 반도체 칩 의 제 1 면 상 에 제 1 절연 층 을 도포 하 는 단계 ; 상기 제 1 절연 층 을 스 탬핑 ( stamping ) 하 여 제 1 비아 홀 및 재 배선 패턴 을 형성 하 는 단계 ; 상기 제 1 비아 홀 이 형성 된 부분 의 상기 제 1 절연 층 을 식각 하 여 상기 칩 패드 를 노출 시키 는 단계 ; 상기 제 1 비아 홀 및 상기 재 배선 패턴 을 제 1 전도성 소재 로 채워 제 1 도전 성 비아 및 재 배선 층 을 형성 하 는 단계 ; 상기 제 1 전도성 소재 를 식각 하 고 , 상기 재 배선 층 및 상기 제 1 절연 층 을 외부 에 노출 시키 는 단계 ; 상기 제 1 절연 층 상 에 제 2 절연 층 을 도포 하 는 단계 ; 상기 제 2 절연 층 을 스 탬핑 하 여 제 2 비아 홀 및 유비 엠 패턴 을 형성 하 는 단계 ; 상기 제 2 비아 홀 이 형성 된 부분 의 상기 제 2 절연 층 을 식각 하 여 상기 재 배선 층 을 노출 시키 는 단계 ; 상기 제 2 비아 홀 및 상기 유비 엠 패턴 을 제 2 전도성 소재 로 채워 제 2 도전 성 비아 및 유비 엠 을 형성 하 는 단계 ; 상기 제 2 전도성 소재 를 식각 하 고 , 상기 유비 엠 및 상기 제 2 절연 층 을 외부 에 노출 시키 는 단계 ; 및 상기 유비 엠 상 에 외부 연결 단자 를 탑재 하 는 단계 ; 를 포함 하 는 반도체 패키지 제조 방법 을 제공 한다 .