그리고 , 제 2 층간 절 연막 ( 115 ) , 제 2 버퍼 절 연막 ( 113 ) , 제 1 층간 절 연막 ( 112 ) , 및 제 1 게이트 절 연막 ( 111 ) 을 식각 하 여 제 1 박막 트랜지스터 ( 200 ) 의 제 1 반도체 패턴 ( 210 ) 을 노출 하 기 위한 컨 택 홀 을 형성 할 수 있 다 . 예 를 들 면 , 제 2 층간 절 연막 ( 115 ) , 제 2 버퍼 절 연막 ( 113 ) , 제 1 층간 절 연막 ( 112 ) , 및 제 1 게이트 절 연막 ( 111 ) 을 식각 하 여 제 1 반도체 패턴 ( 210 ) 의 제 1 소스 영역 ( 210 S ) 및 제 1 드레 인 영역 ( 210 D ) 을 노출 하 는 컨 택 홀 을 형성 할 수 있 다 .