도 1 을 참조 하 면 , 예 를 들 어 , 수직 NAND 메모리 디바이스 들 을 포함 하 는 디바이스 구조물 을 제조 하 기 위해 사용 될 수 있 는 , 본 개시 내용 의 일 실시 예 에 따른 예시 적 인 구조물 이 도시 되 어 있 다 . 예 시 적 인 구조물 은 캐리어 기판 ( 9 ) , 및 캐리어 기판 ( 9 ) 의 상부 표면 상 에 위치 된 반도체 재료 층 ( 10 ) 을 포함 한다 . 일 실시 예 에서 , 캐리어 기판 ( 9 ) 및 반도체 재료 층 ( 10 ) 은 상업 적 으로 입수 가능 한 단결정 반도체 웨이퍼 로서 제공 될 수 있 다 . 단결정 반도체 웨이퍼 의 표면 부분 은 반도체 재료 층 ( 10 ) 을 포함 할 수 있 고 , 단결정 반도체 웨이퍼 의 벌크 부분 은 예 를 들 어 후면 연삭 에 의해 후속 적 으로 제거 되 는 캐리어 기판 ( 9 ) 을 포함 할 수 있 다 . 캐리어 기판 ( 9 ) 과 반도체 재료 층 ( 10 ) 사이 의 계면 ( 7 ) 은 후면 연삭 공정 을 위한 목표 정지 평면 에 대응 하 는 깊이 에 위치 될 수 있 다 . 대안 적 으로 , 반도체 재료 층 ( 10 ) 은 반도체 재료 층 ( 10 ) 의 재료 와 상이 한 재료 를 포함 하 는 캐리어 기판 ( 9 ) 상 에 제공 된 단결정 또는 다결정 반도체 재료 층 을 포함 할 수 있 다 . 이 경우 , 캐리어 기판 ( 9 ) 은 절연 재료 ( 예 를 들 어 , 사파이어 또는 실리콘 산화물 ) , 전도성 재료 , 또는 반도체 재료 층 ( 10 ) 의 재료 와 상이 한 반도체 재료 를 포함 할 수 있 다 . 캐리어 기판 ( 9 ) 의 두께 는 반도체 재료 층 ( 10 ) 및 그 위 에 후속 적 으로 형성 될 구조물 을 기계 적 으로 지지 하 기 에 충분히 두 꺼 울 수 있 다 . 예 를 들 어 , 캐리어 기판 ( 9 ) 은 60 마이크로미터 내지 1 , 000 마이크로미터 범위 의 두께 를 가질 수 있 다 . 반도체 재료 층 ( 10 ) 의 두께 는 100 nm 내지 5 , 000 nm 의 범위 일 수 있 지만 , 더 작 거나 더 큰 두께 도 또한 사용 될 수 있 다 . 반도체 재료 층 ( 10 ) 은 적어도 하나 의 원소 반도체 재료 ( 예 를 들 어 , 단결정 실리콘 웨이퍼 또는 층 ) , 적어도 하나 의 III - V 화합물 반도체 재료 , 적어도 하나 의 II - VI 화합물 반도체 재료 , 적어도 하나 의 유기 반도체 재료 , 또는 당업 계 에 알려진 다른 반도체 재료 들 을 포함 한다 .