도 6 및 도 7 을 참조 하 면 , 제 2 실시 예 에 따른 반도체 소자 ( 200 ) 는 기판 ( 210 ) 과 , 상기 기판 ( 210 ) 상 에 배치 된 절연 층 ( 230 ) 과 , 상기 절연 층 ( 230 ) 상 에 배치 된 문턱 전압 조절 층 ( 240 ) 과 , 상기 문턱 전압 조절 층 ( 240 ) 상 에 배치 된 제 1 반도체 층 ( 250 ) 과 , 상기 문턱 전압 조절 층 ( 240 ) 상 에 배치 되 어 상기 제 1 반도체 층 ( 250 ) 의 일부 를 덮 는 제 2 반도체 층 ( 260 ) 과 , 상기 문턱 전압 조절 층 ( 240 ) 상 의 일 측 에 배치 된 소스 전극 ( 270 ) 과 , 상기 문턱 전압 조절 층 ( 240 ) 상 의 타 측 에 배치 된 드레 인 전극 ( 280 ) 을 포함 할 수 있 다 .