상기 지연 라인 ( 30 ) 은 상기 초기 동작 신호 ( init ) 가 인 에 이 블 되 면 , 상기 피드백 클럭 ( clk _ fb ) 을 입력 받 아 지연 시킨다 . 상기 쉬프 트 레지스터 ( 90 ) 로부터 출력 되 는 상기 지연 제어 코드 ( dlycnt < 1 : n >) 는 초기 에 상기 지연 라인 ( 30 ) 이 상기 피드백 클럭 ( clk _ fb ) 으로부터 n - 1 비트 의 단위 지연 클럭 ( udly < 1 : n - 1 >) 을 생성 하 고 , 상기 기준 클럭 ( clk _ ref ) 으로부터 n 번 째 의 단위 지연 클럭 ( udly < n >) 을 생성 하 도록 하 는 논리 값 으로 설정 된다 . 상기 n 번 째 의 단위 지연 클럭 ( udly < n >) 은 상기 파인 지연 수단 ( 40 ) 에 전달 되 고 , 상기 파인 지연 수단 ( 40 ) 은 이 를 파인 지연 시켜 상기 지연 클럭 ( clk _ dly ) 으로서 출력 한다 . 반면 에 나머지 의 단위 지연 클럭 ( udly < 1 : n - 1 >) 들 은 상기 초기 지연 모니터링 수단 ( 80 ) 에 전달 되 며 , 상기 초기 지연 모니터링 수단 ( 80 ) 은 상기 n - 1 개 의 단위 지연 클럭 ( udly < 1 : n - 1 >) 과 상기 기준 클럭 ( clk _ ref ) 의 위상 을 각각 비교 하 여 , 상기 기준 클럭 ( clk _ ref ) 과 상기 피드백 클 럭 ( clk _ fb ) 의 위상 정보 에 따라 상기 초기 설정 코드 ( iniset < 1 : n >) 를 생성 한다 .