정확 한 해상도 를 갖 는 시스템 을 구현 하 기 위해서 는 ADC 의 샘플링 레이트 와 FPGA 의 Down Sampling 조절 이 요구 된다 . 이 때 , ADC 의 샘플링 레이트 는 FPGA 에서 조절 가능 하 고 , FPGA 의 Down Sampling 은 DSP 의 실행 속도 에 따라 결정 될 수 있 다 . FPGA 의 Down Sampling 이 DSP 의 실행 속도 에 의해 결정 되 는 이유 는 FPGA 의 처리 속도 보다 DSP 의 처리 속도 가 더 느리 기 때문 이 다 .