상기 메모리 제어기 는 상기 DQS 펄스 가 발생 되 기 전 1 클록 주기 전 에 WE # 신호 ( 900 ) 를 발생 시킨다 . 상기 메모리 제어기 와 DRAM 사이 신호 전파 후 에 , 둘 이상 의 클록 주기 스큐 가 CK 신호 ( 201 ) 와 DQS 신호 ( 203 ) 사이 에 존재 한다 . 도 9 에서 설명 된 회로 에서 도시 된 바 와 같이 , WE # 신호 ( 900 ) 가 필요 한 CK 타임 슬롯 을 윈도우 하 도록 스테이지 되 고 인 버트 된다 . 다음 에 결과 의 윈도우 신호 , PDEN 이 사용 되 어 도 10 저부 에서 도시 된 고장 변화 에 대한 탐지 를 막 도록 한다 .