전극 에 고전압 이 인가 되 는 경우 , IC 1 A 에서 의 수신기 는 송신 모드 에서 수신기 를 격리 시키 기 위해 스위치 ( Q 1 ) ( 예 를 들 어 , 트랜지스터 ) 를 개방 함 으로써 파괴 로부터 보호 될 수 있 다 . 그렇 지 않 으면 , 수신기 회로 ( IC 1 A ) 는 높 은 송신 전압 을 클램 핑 ( clamp ) 할 수 있 고 , 그 에 의해 파괴 될 수 있 다 . 따라서 , 그 회로 는 트랜지스터 ( n - FET Q 1 ) 를 사용 하 여 연결 해제 된다 . 이 n - FET 는 높 은 전압 정격 ( 즉 , 전극 에서 관측 되 는 피크 전압 보다 큰 전압 정격 ) 을 위해 , 또한 낮 은 표류 정전 용량 을 위해 선택 될 수 있 다 ( 이 는 Cstray 를 증가 시킬 수 있 고 , 따라서 송신 시 수용 가능 한 Rpd 를 감소 시키 고 시스템 의 전체 전력 소비 를 증가 시킬 수 있 다 ) . 이 트랜지스터 ( Q 1 ) 는 이산 FET 이 고 , 따라서 그 의 바디 노드 는 그 의 소스 노드 에 연결 될 수 있 어 , 기생 다이오드 를 생성 하 지만 , 이 다이오드 는 항상 역 바이어 싱 되 는데 , 그 이유 는 드레 인 에서 의 전압 은 항상 소스 에서 의 전압 보다 크 기 때문 인데 , 이 는 회로 의 동작 에 영향 을 미치 지 않 는다는 것 을 의미 한다 . 송 신시 , Q 1 의 게이트 전압 은 0 V 로 유지 되 고 , 이 에 의해 전압 ( VREF ) ( 약 0 . 5 * Vdd 의 VREF 를 가짐 ) 이 게이트 상 에 놓이 게 되 며 , 이 로 인해 트랜지스터 는 오프 된다 . 수신 시 , 전압 ( Vdd ) 이 Q 1 의 게이트 에 인가 된다 . 이 에 의해 전압 ( Vdd - VREF ) 이 게이트 상 에 놓이 게 되 고 , 이 로 인해 트랜지스터 는 온 된다 . 따라서 , 수신 트랜스 임피던스 증폭기 ( IC 1 A ) 로 신호 가 흐를 수 있 다 . 이 와 같이 , 수신 모드 에서 , 트랜지스터 ( Q 1 ) 가 도통 되 고 단락 회로 처럼 동작 하 도록 고전압 이 Q 1 의 게이트 ( 예 를 들 어 , RX _ ENABLE 핀 ) 에 놓일 수 있 다 . 그러나 , 표류 정전 용량 은 그 트랜지스터 및 다이오드 ( D 1 ) 로 인해 연결 해제 될 수 있 다 . 첫 번 째 순서 로 , IC 1 A 의 반전 입력 에서 의 접지 로 의 추가 의 임피던스 는 폐쇄 루프 전달 함수 에 영향 을 미치 지 않 지만 , 유한 이득 대역폭 을 갖 는 실제 증폭기 의 경우 , 이것 은 그 경우 가 아닐 수 있 다 . 정전 용량 ( Cstray ) 은 수신 증폭기 의 폐쇄 루프 전달 함수 에 크 게 영향 을 미치 지 않 는다 . Rpd 는 큰 동적 효과 를 가지 지 않 으며 , 그것 은 접지 에 연결 되 는 경우 큰 DC 에러 를 야기 할 수 있 지만 , 이러 한 문제 를 회피 하 기 위해 연산 증폭기 의 비반전 입력 과 동일 한 VREF 에 연결 된다 .