바람직 한 실시 예 에서 , 설계 방법론 은 층 별 ( layer by layer ) 기반 으로 어느 패드 들 을 유지 하 고 제거 하 는 것 을 결정 하 도록 EM 3 D 시뮬레이션 을 이용 한다 . 테스트 환경 에서 , 이러 한 접근 방식 은 SerDes ASIC 에 따라서 중요 하 고 밀집 된 구조 를 위한 비아 및 패드 설계 를 최적 화 하 도록 맞춤 제작 형 32 Gbps 전기 테스트 PCB 에서 이용 되 었 다 . 선택 적 인 패드 제거 가 있 든지 없 든지 간 에 시뮬레이션 및 벤치 - 탑 측정 ( bench - top measurement ) 모두 에서 이 점 이 정량 화 되 었 다 . 이러 한 연습 에서 , " S - 파라미터 결과 ( 전달 함수 "" 블랙 박스 "" 응답 ) 는 복귀 손실 ( 즉 ", 반사 노이즈 , 지터 추가 ( jitter ) ) 에서 현저 한 향상 을 보였 다 . 테스트 기판 은 5 인치 내지 18 인치 의 PCB 에칭 및 0 . 5 내지 2 . 25 m 의 구리 케이블 에 걸쳐서 1 E - 12 BER 미만 의 32 Gbps 속도 로 구동 되 는 수십 개 의 레인 을 테스트 PCB 에 제공 하 였으며 , 모든 중요 한 SerDes 패키지 풋 프린트 는 각각 의 층 탈출 에 대해 개별 화 된 선택 적 디자인 제거 를 이용 한다 .