다음 으로 도 4 에 나타내 는 바 와 같 은 톱 게이트 형 박막 트랜지스터 의 경우 , 예 를 들 어 유리 기판 ( 11 ) 을 준비 하 고 , 그 위 에 증착 법 이나 스퍼터 법 등 을 이용 하 여 산화물 반도체 와 오 믹 접촉 이 가능 한 산화 인듐 주석 이나 Ga 이나 Al 을 도프 한 산화아연 등 의 투명 도 전막 ( 250 nm ) 으로 소스 · 드레 인 전극 ( 12 ) 을 형성 한다 . 그 후 , 소스 · 드레 인 전극 ( 12 ) 의 상층 에 스퍼터 법 이나 CVD 법 , 반응 성 증착 법 등 에 의해 채널 이 되 는 두께 100 nm 정도 의 산화아연 이나 산화아연 주석 , 산화 인듐 아연 등 의 산화아연 계 산화물 반도체 막 ( 13 ) 을 형성 하 고 , 또한 본 발명 의 표면 처리 방법 을 이용 하 여 산화물 반도체 층 표면 의 처리 ( 14 ) 를 행한다 . 처리 의 방법 으로서 는 상기 a ) , b ) 와 기본 적 으로 같 지만 , 산화물 반도체 재료 는 양성 ( 兩性 ) 산화물 이 므로 처리 방법 에 의해 에칭 이 진행 되 지 않 게 처리 온도 , 용액 농도 , 처리 시간 등 의 처리 조건 의 설정 에 는 충분 한 주의 가 필요 하 다 . 그 후 , CVD 법 이나 스퍼터 법 등 에 의해 두께 80 nm 정도 의 질화 막 이나 산화 막 의 게이트 절 연막 ( 15 ) 을 형성 하 고 , 또한 그 상층 에 증착 법 이나 스퍼터 법 등 에 의해 Al 등 의 금속 박막 ( 300 nm ) 으로 이루어지 는 게이트 전극 ( 16 ) 을 형성 하 고 , 박막 트랜지스터 가 완성 된다 . 톱 게이트 형 박막 트랜지스터 의 경우 , 산화물 반도체 층 ( 13 ) 이 노출 하 는 구조 는 아니 므로 , 환경 에 대한 영향 은 보텀 게이트 구조 와 비교 하 면 작 지만 , 또한 표면 을 질화 실리콘 막 이나 질화알루미늄 등 의 패 시베이 션 막 ( 17 ) 에 의해 피복 하 는 것 으로 , 보다 신뢰 성 이 높 은 박막 트랜지스터 장치 가 된다 .