제 3 커런트 미러 회로 는 , 트랜지스터 MN 72 와 MN 73 의 조합 으로 형성 되 는 구성 이 다 . 트랜지스터 MN 72 와 어레이 전압 VARY 사이 에 는 , PMOS 트랜지스터 MP 720 , MP 722 , MP 723 , MP 724 와 , MP 721 이 직병렬 로 삽입 된다 . 여기 서 , 병렬 접속 된 트랜지스터 의 게이트 폭 은 , 트랜지스터 MP 720 , MP 722 , MP 723 , MP 724 의 순서 대로 크 게 설정 되 어 있 다 . 트랜지스터 MP 720 의 게이트 에 는 , 접지 전압 VSS 가 입력 된다 . 또한 , 트랜지스터 MP 722 , MP 723 , MP 724 의 게이트 에 는 , 메모리 층 선택 신호 LS 1 T ∼ LS 3 T 의 반전 신호 LS 1 B ∼ LS 3 B 가 각각 입력 된다 . 또한 , 트랜지스터 MP 721 의 게이트 에 는 , 리셋 기동 신호 RST _ EN 과 데이터 선 D 0 B 가 입력 된 2 입력 NAND 회로 ND 71 의 출력 신호 가 입력 된다 . 이 와 같 은 구성 에 의해 , 메모리 셀 을 고저 항 상태 로 하 는 , " 즉 기억 정보 "" 0 "" 을 기입 하 는 경우 에 ", 공통 데이터 선 CD 0 을 통하 여 인가 하 는 메모리 셀 전류 Icell 을 , 도 11 에 도시 한 바 와 같이 선택 된 메모리 층 에 따른 값 Irst 로 제어 한다 . 구체 적 으로 는 , 제 1 메모리 층 ( 최하층 ) 의 메모리 셀 에 기입 동작 을 행하 는 경우 에 는 , 트랜지스터 MP 720 이 도통 함 으로써 리셋 전류 Irst 는 , Irst 0 으로 설정 된다 . 제 2 메모리 층 의 메모리 셀 에 기입 동작 을 행하 는 경우 에 는 , 트랜지스터 MP 720 , MP 722 가 각각 도통 함 으로써 , 리셋 전류 Irst 는 , ( m + 1 ) ×Irst 0 으로 설정 된다 . 제 3 메모리 층 의 메모리 셀 에 기입 동작 을 행하 는 경우 에 는 , 트랜지스터 MP 720 , MP 723 이 각각 도통 함 으로써 , 리셋 전류 Irst 는 , ( k + 1 ) ×Irst 0 으로 설정 된다 . 제 4 ( 최상층 ) 메모리 층 의 메모리 셀 에 기입 동작 을 행하 는 경우 에 는 , 트랜지스터 MP 720 , MP 724 가 각각 도통 함 으로써 리셋 전류 Irst 는 , ( j + 1 ) ×Irst 0 으로 설정 된다 . 여기 서 , 계수 m , k , j 는 , m < k < j 의 관계 로 설정 되 어 있 다 . 따라서 , 상층 의 메모리 어레이 만큼 대 전류 를 인가 하 여 리셋 동작 을 행함 으로써 , 각 층 의 메모리 셀 의 저항 값 을 원하 는 저항 값 으로 확실 하 게 제어 하 는 것 이 가능 하 게 된다 . 또한 , 리셋 전류 Irst 는 , 세트 전류 Iset 보다 도 큰 값 으로 되 도록 설정 된다 . 또한 , 초기 화 기동 신호 INIT _ EN , 세트 기동 신호 SET _ EN , 리셋 기동 신호 RST _ EN 의 각각 은 , 제 어 신 호군 CTL 4 의 구성 요소 이 다 .