도 1 a 내지 도 1 c 는 본 발명 의 일실 시예 에 따른 반도체 소자 제조 과정 을 나타낸 도면 으로 , 본 실시 예 는 질화 된 산화 막 이 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET , Metal - Oxide - Semiconductor Field Effect Transistor ) 의 게이트 산화 막 으로 적용 된 경우 이 다 .