도 4 및 도 5 를 참조 하 면 , 복수 개 의 활성 영역 들 ( 203 c ) 이 서로 평행 한 라인 ( line ) 형상 으로 배열 된다 . 반도체 기판 ( 200 ) 상 에 는 상기 활성 영역 들 ( 203 c ) 및 소자 분리 막 을 가로지르 는 게이트 패턴 들 ( 220 d , 220 w , 220 s ) 이 배치 된다 . 상기 게이트 패턴 들 ( 220 d , 220 w , 220 s ) 은 터널 절 연막 ( 202 ) , 플로팅 게이트 ( 204 ) , 층간 절 연막 ( 206 ) 및 컨트롤 게이트 ( 208 ) 의 적층 막 으로 이루어질 수 있 다 .