다음 으로 , 캐 핑 층 및 하드 마스크 층 은 , " 아이 솔 레 이 션 구조물 위 에 측벽 을 형성 하 는 에칭 프로세스 ( "" 제 1 에칭 프로세스 "") 를 이용 해 패 터닝 된다 . 측벽 은 로직 영역 과 마주 하 고 ( face ) ", 캐 핑 층 및 하드 마스크 층 의 측벽 을 포함 한다 . 본 개시 에서 , " "" 로직 영역 과 마주 한다 "" 는 문구 는 ", 아이 솔 레 이 션 구조물 의 하나 의 측 부를 다른 것 과 구분 하 는 데 사용 되 고 , 측 부 의 표시 는 , 하나 의 영역 이 다른 것 을 완전히 둘러싸 지 않 더라도 , " "" 메모리 영역 으로부터 먼 쪽 을 향하 는 것 "" 과 동일 하 다 . 일부 실시 예 에서 ", 제 1 에칭 프로세스 는 제어 게이트 전극 층 에서 또는 제 어 게이트 전극 층 상 에서 정지 한다 . 제 어 게이트 전극 층 상 의 정지 는 아래 에 기재 되 는 하드 마스크 에칭 백 프로세스 를 용이 하 게 한다 . 그 후 에 스 페이서 재료 의 층 이 퇴적 된다 . 스 페이서 재료 는 측벽 을 덮 는다 . 일부 실시 예 에서 , 스 페이서 재료 는 캐 핑 층 과 동일 한 재료 이 다 . 일부 실시 예 에서 , 스 페이서 재료 는 제어 게이트 전극 층 과 동일 한 재료 이 다 . 일부 실시 예 에서 , 제 어 게이트 전극 층 은 스 페이서 재료 를 퇴적 하 기 전 에 제어 게이트 유전체 층 까지 아래 로 측벽 을 연장 하 도록 관통 에칭 ( etch through ) 된다 . 일부 다른 실시 예 에서 , 스 페이서 재료 는 제어 게이트 전극 층 위 에 퇴적 된다 .