도 6 에 도시 한 신호 처리 장치 ( 10 ) 는 , 클럭 전환기 ( 14 ) 와 PLL ( 11 ) 과 클럭 트리 ( 16 ) 와 DFF ( 17 ) 와 지연 버퍼 ( 18 ) 를 포함 한다 . PLL ( 11 ) 은 , 도 5 와 같이 위상 비교기 ( 12 ) 와 발진기 ( 15 ) 를 포함 한다 . 지연 버퍼 ( 18 ) 는 영상 신호 입력 과 클럭 입력 과 의 위상 을 일치 시키 도록 클럭 전환기 ( 14 ) 에서 발생 하 는 위상 의 지연 에 맞추 어 , DFF ( 17 ) 에서 홀드 위반 이 발생 하 지 않 도록 영상 신호 입력 으로부터 입력 되 는 영상 신호 를 지연 시킨다 . 이렇게 함 으로서 DFF ( 17 ) 에서 홀드 위반 이 발생 하 지 않 도록 입력 클럭 신호 와 영상 신호 의 위상 을 맞출 수 있 다 .