이 문제 를 해결 하 기 위해 , 보통 은 도 3 에 도시 한 바 와 같이 클럭 입력 에 PLL ( Phase Locked Loop : 위상 동기 회로 ) 을 만들 고 , 외부 에서 입력 하 는 클럭 과 DFF 에 입력 하 는 클럭 과 의 위상 을 일치 시킴 으로써 위상 의 엇갈림 을 보상 하 는 방법 이 알려져 있 다 . 도 3 에 도시 한 신호 처리 장치 ( 10 ) 는 PLL ( 11 ) 과 , 여러 개 의 플립플롭 에 클럭 을 분배 하 는 클럭 트리 ( 16 ) 를 포함 한다 . PLL ( 11 ) 은 위상 비교기 ( 12 ) 와 발진기 ( 15 ) 를 포함 한다 . 도 3 에서 는 , 여러 개 의 플립플롭 중 하나 로서 DFF ( 17 ) 를 도시 하고 있 다 .