도 2 c 및 도 3 c 를 참조 하 면 , 콘 택 홀 ( 210 ) 을 포함 한 캡 핑 용 도전 막 ( 208 ) 상 에 컨트롤 게이트 용 제 2 도 전막 ( 212 ) 을 형성 한다 . 제 2 도 전막 ( 212 ) 은 폴리 실리콘 막 , 금속 층 또는 이 들 의 적층 막 으로 형성 할 수 있 으며 , 바람직 하 게 폴리 실리콘 막 으로 형성 할 수 있 다 . 한편 , 제 2 도 전막 ( 212 ) 상 에 는 이후 에 형성 될 컨트롤 게이트 의 저항 을 낮추 기 위하 여 금속 실리사이드 층 ( 214 ) 을 더 형성 할 수 있 다 . 이때 , 제 2 도 전막 ( 212 ) 및 금속 실리사이드 층 ( 214 ) 은 CVD 방법 또는 PVD 방법 으로 형성 할 수 있 다 .