도 15 를 참조 하 면 , 상기 제 3 마스크 패턴 ( 222 ) 을 식각 마스크 로 사용 하 여 상기 제 3 도 전막 ( 220 ) 을 식각 함 으로써 , 콘트롤 게이트 패턴 ( 220 a ) , 제 2 도전 패턴 ( 220 b ) 및 제 3 도전 패턴 ( 220 c , 220 d ) 을 각각 형성 한다 . 여기 서 , 상기 제 2 도전 패턴 ( 220 b ) 은 상기 예비 제 1 도전 패턴 ( 206 a ) 상 에 구비 되 어 셀 선택 트랜지스터 의 게이트 전극 의 일부 로 사용 된다 . 또한 , 상기 제 3 도전 패턴 중 일부 ( 220 c ) 는 비트 라인 콘 택 으로 사용 되 고 , 상기 제 3 도전 패턴 중 나머지 ( 220 d ) 는 공통 소오 스 라인 으로 사용 된다 . 구체 적 으로 , 상기 제 1 콘 택 플러그 ( 216 a ) 상 에 형성 된 제 3 도전 패턴 ( 220 c ) 은 고립 된 형상 을 가짐 으로써 비트 라인 콘 택 의 일부 로 사용 되 고 , 상기 제 2 콘 택 플러그 ( 216 b ) 상 에 형성 된 제 3 도전 패턴 ( 220 d ) 은 제 2 방향 을 연장 되 는 라인 형상 을 가짐 으로써 공통 소오 스 라인 으로 사용 된다 .