세 번 째 문제 는 , 지금 까지 설명 해 온 열 부하 의 영향 에 의해 , 메모리 셀 이 형성 되 는 층 에 따라 수율 에 차 가 생길 우려 가 있 는 점 에 있 다 . 즉 , 지금 까지 의 칩 아키텍처 에서 는 , 수율 이 낮 은 층 이 존재 하 는 경우 에 는 , 칩 전체 가 불량 으로 판정 되 어 , 그 칩 이 파 기 되게 된다 . 이 와 같 은 검사 방법 에서 는 , 웨이퍼 당 의 칩 취득 개수 가 감소 하 게 되 어 , 결과 적 으로 비트 코스트 의 증가 를 초래 하 게 된다 . 비트 코스트 저감 을 위해서 는 , 층 단위 로 양품 판정 을 행하 여 , 수율 이 높 은 층 이 하나 라도 존재 하 면 , 그 칩 을 양품 으로 간주 하 여 출하 할 수 있 는 아키텍처 가 요망 된다 .