마찬가지 로 도 3 B 에서 n + 1 번 째 시프트 레지스터 ( SRn + 1 ) 는 제 1 구 동부 ( sub 1 - SRn + 1 ) 와 제 2 구 동부 ( sub 2 - SRn + 1 ) 를 포함 하 고 , 상기 서브 회로 에서 출력 된 중간 출력 신호 에 응답 하 여 최종 적 으로 n + 1 번 째 시프트 레지스터 의 출력 신호 ( OUT [ n + 1 ] ) 를 생성 하 는 버퍼 부 ( B - SRn + 1 ) 를 포함 한다 .