본 발명 은 패널 위치 별 오프셋 전압 값 ( △ Vp ) 을 일정 하 게 유지 되 도록 설계 된 박막 트랜지스터 에 관한 것 으로 , 절연 기판 과 , 상기 절연 기판 상 에 서로 교차 하 여 화소 영역 을 정의 하 는 게이트 배선 및 데이터 배선 과 , 상기 게이트 배선 및 데이터 배선 사이 에 배치 된 게이트 절 연막 과 , 상기 게이트 배선 으로부터 상 에 형성 되 되 , 상기 게이트 배선 보다 넓 은 폭 으로 사각형 상 으로 형성 된 게이트 전극 과 , 상기 데이터 배선 으로부터 연장 되 도록 형성 되 며 , 상기 게이트 전극 상부 에 배치 되 어 상기 게이트 전극 과 오버랩 되 는 소오 스 전극 및 상기 소오 스 전극 과 일정 간격 으로 이격 된 드레 인 전극 과 , 상기 게이트 전극 상부 에 배치 되 어 상기 게이트 전극 과 오버랩 되 며 , 상기 드레 인 전극 과 연결 되 는 도전 패턴 과 , 상기 화소 영역 상 에 형성 되 며 , 상기 드레 인 전극 과 연결 되 는 투명 전극 으로 구성 되 며 , 상기 드레 인 전극 과 도전 패턴 은 일체 로 형성 되 어 화소 영역 에서 분기 되 어 일정 간격 을 두 고 서로 평행 하 게 배열 되 고 각각 게이트 전극 과 오버랩 되 어 스토리지 캐 패 시터 를 형성 하 며 , 상기 도전 패턴 의 길이 는 소오 스 전극 과 게이트 전극 사이 에 형성 되 는 스토리지 캐 패 시터 의 크기 에 따라 결정 되 는 것 을 특징 으로 한다 .