도 20 은 예시 적 인 실시 양태 에 따른 공유 된 가상 주소 메모리 공간 을 이용 하 는 멀티 프로세서 컴퓨터 시스템 ( 2000 ) 의 블록 다이어그램 이 다 . 시스템 은 공유 된 메모리 서브시스템 ( 2004 ) 에 접근 할 수 있 는 복수 의 프로세서 ( 2002 a - f ) 를 포함 한다 . 시스템 은 메모리 서브시스템 ( 2004 ) 에 복수 의 프로그램 가능 한 하드웨어 메모리 알고리즘 프로세서 ( MAP ) ( 2006 a - f ) 를 통합 한다 . 각각 의 MAP ( 2006 a - f ) 는 메모리 ( 2008 a - f ) 및 하나 이상 의 필드 프로그램 가능 한 게이트 어레이 ( FPGA ) ( 2010 a - f ) 를 포함 할 수 있 다 . MAP 는 구성 가능 한 기능 유닛 을 제공 하 며 , 각각 의 프로세서 와 긴밀히 협조 하 여 프로세싱 하 기 위해 , 특정 알고리즘 또는 알고리즘 의 일부 가 FPGA ( 2010 a - f ) 에 제공 될 수 있 다 . 예컨대 , MAP 는 데이터 모델 에 관한 대수 표현 을 평가 하 고 예시 적 인 실시 양태 에서 적응 데이터 재 구성 을 수행 하 는 데 사용 될 수 있 다 . 이 예 에서 , 각각 의 MAP 는 이 들 목적 을 위해 모든 프로세서 에 의해 전역 으로 접근 가능 하 다 . 한 구성 에서 , 각각 의 MAP 는 직접 메모리 액세스 ( DMA ) 를 사용 하 여 관련 메모리 ( 2008 a - f ) 에 접근 할 수 있 으며 , 이 는 각각 의 마이크로프로세서 ( 2002 a - f ) 와 독립 적 으로 그리고 비동기 적 으로 작업 을 실행 할 수 있 게 한다 . 이 구성 에서 , MAP 는 파이프 라이닝 및 알고리즘 의 병렬 실행 을 위해 또 다른 MAP 에 직접 적 으로 결과 를 제공 할 수 있 다 .