도 3 에서 , 메모리 셀 들 ( MC 1 , MC 2 , MCn - 1 , MCn ) 은 4 개 가 배열 되 는 것 으로 도시 되 어 있 지만 , 이 는 예시 적 이 며 반도체 메모리 소자 ( 1000 ) 의 용량 에 따라 더 많 거나 더 적 은 수 의 메모리 셀 들 이 배열 될 수 도 있 다 . 또한 , 메모리 셀 스트링 들 의 스트링 선택 트랜지스터 ( SST 1 , SST 2 ) 및 접지 선택 트랜지스터 ( GST 1 , GST 2 ) 는 각각 한 쌍 으로 배열 되 어 있 다 . 그러나 , 본 발명 은 이러 한 형태 로 한정 되 지 않 으며 , 도 1 에 도시 된 메모리 셀 스트링 의 스트링 선택 트랜지스터 ( SST ) 및 접지 선택 트랜지스터 ( GST ) 와 같이 각각 하나 씩 존재 할 수 도 있 다 . 또한 , 상기 스트링 선택 트랜지스터 ( SST ) 및 접지 선택 트랜지스터 ( GST ) 은 메모리 셀 들 ( MC 1 , MC 2 , MCn - 1 , MCn ) 과 상이 한 구조 를 가질 수 도 있 다 .