테스트 진입 신호 생성 회로 ( 100 ) 는 테스트 전압 ( V _ test ) 이 기 설정 된 전압 레벨 로 입력 되 면 전압 감지 부 ( 120 ) 인 트랜지스터 ( N 1 ) 가 턴 온 된다 . 이때 , 상기 전압 강 하부 ( 110 ) 는 상기 트랜지스터 ( N 1 ) 의 드래 인단 에 전원 전압 ( VDD ) 보다 낮 은 레벨 의 전압 을 인가 한다 . 상기 전압 강 하부 ( 110 ) 가 상기 전원 전압 ( VDD ) 보다 낮 은 레벨 의 전압 을 상기 트랜지스터 ( N 1 ) 에 인가 하 는 이유 는 상기 트랜지스터 ( N 1 ) 가 턴 온 되 면 상기 전압 강 하부 ( 110 ) 에서 인가 되 는 전압 을 접 지 ( VSS ) 레벨 로 빨리 떨어뜨리 기 위함 이 다 . 상기 트랜지스터 ( N 1 ) 가 턴 온 되 면 상기 전압 강 하부 ( 110 ) 와 상기 전압 감지 부 ( 120 ) 가 연결 된 노드 가 로우 레벨 이 되 고 CMOS 신호 출력 부 ( 130 ) 는 CMOS 레벨 의 하이 인 테스트 인 에 이 블 신호 ( Test _ en ) 를 출력 한다 .