기판 스택 ( D 20 ) 은 주변 회로 부 ( PRP ) 및 메모리 셀 어레이 ( MCA ) 의 스택 일 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 주변 회로 부 ( PRP ) 보다 상위 레벨 에 위치 할 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 복수 의 메모리 셀 ( 50 ) 을 포함 할 수 있 고 , 각각 의 메모리 셀 ( 50 ) 은 소스 라인 ( 24 P ) , 제 3 반도체 필라 ( 23 N ) , 제 2 반도체 필라 ( 23 P ) 및 제 1 반도체 필라 ( 13 N ) 의 스택 을 포함 할 수 있 다 . 제 3 반도체 필라 ( 23 N ) 는 하부 반도체 필라 ( lower semiconductor pillar ) 라고 지칭 할 수 있 고 , 제 1 반도체 필라 ( 13 N ) 은 상부 반도체 필라 ( upper semiconductor pillar ) 라고 지칭 할 수 있 으며 , 제 2 반도체 필라 ( 23 P ) 는 스토리지 필라 ( Storage pillar ) 라고 지칭 할 수 있 다 . 소스 라인 ( 24 P ) , 제 3 반도체 필라 ( 23 N ) , 제 2 반도체 필라 ( 23 P ) 및 제 1 반도체 필라 ( 13 N ) 의 스택 은 PNPN 구조 의 실리콘 물질 들 의 스택 이 될 수 있 다 . 제 3 반도체 필라 ( 23 N ) 는 도 2 의 제 1 반도체 필라 ( P 1 ) 에 대응 할 수 있 고 , 제 2 반도체 필라 ( 23 P ) 는 도 2 의 제 2 반도체 필라 ( P 2 ) 에 대응 할 수 있 으며 , 제 1 반도체 필라 ( 13 N ) 는 도 2 의 제 3 반도체 필라 ( P 3 ) 에 대응 할 수 있 다 .