예 를 들 어 , 도 2 에 도시 된 메모리 셀 어레이 ( 70 ) 의 제 1 메모리 셀 ( MC 1 ) 과 제 2 메모리 셀 ( MC 2 ) 을 참조 하 면 , 제 2 메모리 셀 ( MC 2 ) 은 제 1 도전 라인 ( CLa ) 을 선택 하 기 위한 선택 회로 ( 80 ) 로부터 제 1 메모리 셀 ( MC 1 ) 보다 더 멀리 배치 되 어 있 다 . 이 에 따라 , 제 2 메모리 셀 ( MC 2 ) 은 제 1 도전 라인 ( CLa ) 의 신호 지연 에 따른 영향 을 받 을 수 있 다 . 본 발명 의 실시 예 에 따르 면 , 제 2 메모리 셀 ( MC 2 ) 에 연결 된 제 2 도전 라인 ( CL 9 ) 은 상대 적 으로 저항 이 낮 은 제 2 콘 택 플러그 ( CT 2 a ) 에 연결 되 므로 제 1 도전 라인 ( CLa ) 의 신호 지연 을 보상 할 수 있 다 .