도 5 c 를 참조 하 면 , 리세 스 영역 ( 126 ) 내 에 정보 저 장막 ( 155 ) 과 게이트 ( 165 ) 를 형성 할 수 있 다 . 정보 저 장막 ( 155 ) 은 실리콘 산화 막 , 실리콘 질 화 막 , 실리콘 산화 막 혹은 알루미늄 산화 막 을 순차 증착 하 여 형성 할 수 있 다 . 게이트 ( 165 ) 는 금속 ( 예 : W ) 혹은 폴리 실리콘 을 증착 한 후 워드 라인 컷 ( 132 ) 을 채우 는 부분 을 선택 적 으로 제거 하 여 형성 할 수 있 다 .