상기 한 바 와 같 은 목적 을 달성 하 기 위한 본 발명 의 소정 전기 적 연결 대상 과 연결 되 는 반도체 장치 내 에 상기 전기 적 연결 대상 과 임피던스 매칭 을 고려 한 임피던스 요소 를 포함 하 는 회로 의 레이아웃 방법 은 , 제 1 임피던스 요소 를 포함 하 는 제 1 레이어 ; 상기 제 1 레이어 의 상부 층 에 형성 되 고 , 최소한 하나 이상 의 제 2 임피던스 요소 를 포함 하 는 제 2 레이어 ; 및 상기 제 1 임피던스 요소 와 상기 제 2 임피던스 요소 간 의 전기 적 연결 을 이루 는 콘 택 레이어 ; 를 레이아웃 하 고 , 상기 제 1 및 제 2 임피던스 요소 와 상기 콘 택 레이어 의 임피던스 가 상기 임피던스 요소 로 작용 하 며 , 상기 임피던스 요소 는 상기 전기 적 연결 대상 의 임피던스 와 매칭 되게 저항 값 이 결정 됨 을 특징 으로 한다 .