전술 한 실시 예 들 중 일부 에서 , 디지털 프로그래머 블 지연 회로 는 입력 클럭 신호 의 주기 의 1 / 4 에 해당 하 는 지연 을 제공 하 며 , 이 는 입력 클럭 신호 의 주파수 의 2 배 에 해당 하 는 주파수 와 50 % 듀티 사이클 을 갖 는 출력 클럭 신호 를 생성 하 는 데 유용 하 다 . 일부 실시 예 들 에서 , 입력 클럭 은 50 % 의 듀티 사이클 을 갖 는다 . 한편 , 본 발명 은 상이 한 원 하 는 듀티 사이클 을 갖 는 클럭 주파수 체배 기 를 제공 하 는 데 사용 될 수 있 다 . 예 를 들 어 , 시간 - 디지털 변환기 는 목표 듀티 사이클 에 따라 수정 될 수 있 다 . 일부 경우 에 , 2 - 분주 회로 를 m - 분주 회로 ( divide - by - m circuit ) 로 변경 할 수 있 으며 , 여기 서 m 은 정수 이 다 . 또한 , 상기 디지털 프로그래머 블 지연 회로 는 입력 클럭 신호 의 주기 의 ½, 입력 클럭 신호 의 주기 의 1 / 8 , 입력 클럭 신호 의 주기 의 1 / 16 등 을 제공 하 도록 수정 될 수 있 다 . 이러 한 경우 , 상기 시간 - 디지털 변환기 의 단위 지연 소자 에서 의 지연 시간 은 상이 한 적용 상태 에 따라 변경 될 수 있 다 .