복수 의 메모리 셀 들 은 제 1 레이어 에 배치 되 거나 또는 제 2 레이어 에 배치 될 수 있 다 . 이 경우 , 제 1 레이어 의 메모리 셀 들 을 기준 으로 제 3 방향 으로 제 2 레이어 의 메모리 셀 들 이 적층 될 수 있 다 . 도 12 에 도시 된 바 와 같이 , 제 1 레이어 의 메모리 셀 들 은 제 1 내지 제 4 워드 라인 들 ( WL 1 ~ WL 4 ) 및 제 1 내지 제 4 비트 라인 들 ( BL 1 ~ BL 4 ) 사이 에 연결 되 고 , 제 2 레이어 의 메모리 셀 들 은 제 5 내지 제 8 워드 라인 들 ( WL 5 ~ WL 8 ) 및 제 1 내지 제 4 비트 라인 들 ( BL 1 ~ BL 4 ) 사이 에 연결 될 수 있 다 . 이 경우 , 제 1 내지 제 4 비트 라인 들 ( BL 1 ~ BL 4 ) 은 제 1 레이어 의 메모리 셀 들 및 제 2 레이어 의 메모리 셀 들 모두 에 연결 될 수 있 다 . 그러나 , 본 발명 이 이 에 한정 되 는 것 은 아니 며 , 각각 의 레이어 들 에 대응 하 여 비트 라인 들 이 별도 로 존재 할 수 있 다 .