도 10 및 도 11 은 , 도 2 의 영역 D 및 영역 E 의 레이아웃 을 도시 하고 있 다 . 영역 D , E 에 있 어서 도 , 더미 메모리 셀 ( DMC 1 ) 에서 는 , 전송 트랜지스터 ( T 1 ) 의 게이트 에 접속 되 어 있 는 제 1 콘택트 및 드라이버 트랜지스터 ( D 1 ) 의 소스 에 접속 되 는 제 2 콘택트 만 이 배치 되 고 , 그 외 의 제 1 콘택트 는 누락 되 어 있 다 . 더미 메모리 셀 ( DMC 2 ) 에서 는 , 전송 트랜지스터 ( T 2 ) 를 비트 선 ( BL 또는 XBL ) 에 접속 하 기 위한 제 1 콘택트 만 이 , 리얼 메모리 셀 ( MC ) 에 비해서 누락 되 어 있 다 .