또한 , 도 2 에 도시 한 반도체 장치 는 , 2 K 값 의 메모리 의 기입 방법 에서 , 메모리 셀 에 저장 하 는 2 K 값 의 데이터 를 K 비트 래치 부 에 대응 시킬 수 있 고 , 회로 규모 를 작 게 할 수 있 다 . 예 를 들 어 , 4 값 의 데이터 를 저장 할 경우 , 2 비트 래치 부를 포함 하 는 구성 으로 된다 . 특히 , 2 K 값 의 메모리 의 기입 방법 에서 , 메모리 셀 에 저장 하 는 2 K 값 의 개개 의 데이터 를 하나 의 래치 에 대응 시킬 경우 에 는 , 2 K 비트 의 래치 부 가 필요 해진다 . 그러 한 구성 과 비교 하 여 , 회로 규모 를 작 게 하 는 것 이 가능 하 다 .