선택 된 비트 라인 ( BL 0 ) 에 접 지 전압 ( VSS ) 이 인가 될 수 있 으며 , 비 선택 된 비트 라인 ( BL 1 ) 에 소정 의 비트 라인 전압 ( VBL ) 이 인가 될 수 있 다 . 하부 스트링 선택 라인 ( LSSL ) 에 프로그램 전압 ( Vpgm ) 이 인가 될 수 있 다 . 이러 한 전압 조건 에서 , 선택 된 비트 라인 ( BL 0 ) 에 인가 되 는 접지 전압 이 제 2 셀 스트링 들 ( CS 2 ) 의 수직 반도체 패턴 들 에 전달 되 므로 , 프로그램 전압 이 인가 된 하부 스트링 선택 라인 ( LSSL ) 과 제 2 셀 스트링 들 ( CS 2 ) 의 수직 반도체 패턴 들 사이 에 큰 전위차 가 발생 할 수 있 다 . 이 에 따라 , 하부 스트링 선택 라인 ( LSSL ) 과 인접 한 전하 저 장막 내 에 전하 들 이 트랩 될 수 있 다 . 그러므로 , 제 2 셀 스트링 들 ( CS 2 ) 에서 제 1 스트링 선택 트랜지스터 들 ( SST 1 ) 의 문턱 전압 은 제 1 셀 스트링 들 ( CS 1 ) 의 제 1 스트링 선택 트랜지스터 들 ( SST 1 ) 의 제 1 문턱 전압 ( Vth 1 ) 보다 큰 제 2 문턱 전압 ( Vth 2 ) 으로 증가 될 수 있 다 .