도 14 를 참조 하 면 , 상기 마스크 패턴 ( 23 ) 을 제거 하 여 상기 게이트 전극 ( 27 ) 의 표면 을 노출 시킨다 . 상기 반도체 기판 ( 1 ) 의 전면 상 에 제 2 절 연막 ( 29 ) 을 적층 하 여 상기 캐 핑 패턴 ( 21 ) , 상기 스 페이서 ( 17 ) 및 상기 게이트 전극 ( 27 ) 을 덮 는다 . 에치 백 이나 화학 기계 적 연마 공정 과 같 은 평탄 화 공정 을 진행 하 여 상기 제 2 소오 스 / 드레 인부 상 의 상기 제 2 절 연막 ( 29 ) , 상기 캐 핑 패턴 ( 21 ) 및 상기 스 페이서 ( 17 ) 의 일부 를 제거 하 여 상기 제 2 소오 스 / 드레 인부 ( 15 ) 를 노출 시킨다 .