도 19 의 b 는 PMOS 트랜지스터 ( P 19 , 20 , 21 ) 로 스위치 를 형성 하 고 NMOS 트랜지스터 ( N 12 , 13 , 14 ) 로 캐 패시 터 를 형성 한 실시 예 를 도시 한 도면 이 다 . 이 경우 에 인버터 의 캐 패 시터 는 , 인버터 의 풀 업 소자 ( P 18 ) 와 풀 다운 소자 ( N 11 ) 사이 의 노드 에 자신 의 소스 가 연결 되 며 자신 의 게이트 에 플래그 신호 ( TEMPA , TEMPB , TEMPC ) 를 입력 받 는 PMOS 트랜지스터 ( P 19 , 20 , 21 ) ; 및 PMOS 트랜지스터 ( P 19 , 20 , 21 ) 의 드레 인과 접 지 단 사이 에서 캐 패시 터 를 형성 하 고 있 는 NMOS 트랜지스터 ( N 12 , 13 , 14 ) 를 포함 하 여 구성 될 수 있 다 . 즉 , NMOS 트랜지스터 ( N 12 , 13 , 14 ) 로 캐 패시 터 를 형성 하 고 플래그 신호 ( TEMPA , TEMPB , TEMPC ) 를 입력 받 는 PMOS 트랜지스터 ( P 19 , 20 , 21 ) 를 사용 하 여 이 를 온 / 오프 해 딜레이 를 조절 한다 .