싱 귤 레 이 션 될 때 , 반도체 디바이스 ( 100 ) 는 도 1 에 도시 된 도면 과 대응 할 수 있 다 . 이해 될 수 있 는 바 와 같이 , 서브 스트레이트 인터 커넥트 ( 112 ) 는 측면 이 인 캡슐 란트 ( 115 ) 에 의해 코팅 되 거나 직접 접촉 된 상태 에서 , 서브 스트레이트 ( 110 ) 의 상부 에서 하부 로 연장 되 는 도전 성 수직 비아 로서 표현 된다 . 일부 예 들 에서 , 서브 스트레이트 인터 커넥트 ( 112 ) 는 다음 과 같이 적용 될 수 있 다 . 도전 성 비아 및 도전 성 비아 의 측면 주위 의 유전 성 케이싱 을 포함 하 는 비아 구조물 을 포함 하 고 , 유전 성 케이싱 의 측면 은 서브 스트레이트 ( 110 ) 의 인 캡슐 란트 ( 115 ) 에 의해 코팅 될 수 있 다 . 일부 예 들 에서 이러 한 비아 구조물 은 예 를 들 어 , 무기 또는 섬유 유리 스트랜드 를 갖 는 하나 이상 의 라미 네이트 층 에 의해 규정 된 유전체 케이싱 을 갖 는 PCB 인서 트 를 포함 할 수 있 다 . 일부 예 들 에서 , 이러 한 비아 구조 는 인 캡슐 란트 ( 115 ) 와 구별 되 는 몰딩 컴 파운드 에 의해 규정 되 는 유전체 케이싱 을 갖 는 프리 몰딩 인서 트 를 포함 할 수 있 다 .