반도체 기판 ( 101 ) 전면 에 걸쳐서 , 예 를 들 어 , 막 두께 10 - 20 ㎚ 의 실리콘 산화 막 을 형성 하 고 , 그 후 반도체 기판 ( 101 ) 표면 이 노출 될 때 까지 에치 백 하 여 , 도 4 ( b ) 에 나타내 는 바 와 같이 , 사이드 월 ( 113 ) 을 형성 한다 . 실리콘 산화 막 은 예 를 들 어 , NSG ( Non - Doped Silicate Glass ) 를 CVD 법 으로 막 형성 하 여 형성 할 수 있 다 . 이 CVD 법 은 예 를 들 어 , TEOS ( Si ( OC 2 H 6 ) 4 ) = 150 sccm , 압력 = 0 . 3 Torr ( 40 Pa ) 의 조건 으로 실시 할 수 있 다 . 이 때 , 반도체 기판 ( 101 ) 의 노출 부분 은 도 1 의 게이트 패턴 ( 130 ) 의 개구부 보다 작 은 형상 이 며 , 도 3 ( c ) 의 노출 부분 보다 더욱 사이드 월 ( 113 ) 의 막 두께 분 만큼 작아진다 . 실리콘 산화 막 은 예 를 들 어 , 드라이 에칭 으로 에치 백 할 수 있 다 . 이 드라이 에칭 은 예 를 들 어 , CHF 3 / CO = 30 / 170 sccm , 압력 40 mTorr ( 5 . 33 Pa ) , RF 파워 800 W 의 조건 으로 실시 할 수 있 다 . 사이드 월 ( 113 ) 은 이후 의 공정 에서 N + 확산 층 ( 112 ) 에 형성 되 는 매립 도전 막 ( 114 ) 과 사이드 월 ( 131 ) 을 전기 적 으로 절연 한다 . 특히 , 사이드 월 ( 113 ) 은 매립 도전 막 ( 114 ) 과 전하 축적 막 ( 110 ) 을 전기 적 으로 절연 하 는 역할 을 한다 .