메모리 디바이스 ( 120 ) 는 또한 다수 의 데이터 값 , 가령 , 초기 데이터 값 및 / 또는 추가 데이터 값 의 , 서브 어레이 , 가령 , 제 2 서브 세트 의 하나 이상 의 서브 어레이 로부터 , 가령 , 긴 디 지트 라인 ( 저장 ) 서브 어레이 ( 도 1 b 및 1 c 의 126 - 0 및 도 4 a 및 4 b 의 대응 하 는 도면 부호 ) 로부터 의 , 제 1 서브 세트 의 서브 어레이 , 가령 , 짧 은 디 지트 라인 ( 캐시 ) 서브 어레이 ( 도 1 b 및 1 c 의 125 - 0 및 도 3 , 4 a 및 4 b 의 대응 하 는 도면 부호 ) 로 의 제 1 이 동 을 지시 하 도록 구성 된 제어기 ( 가령 , 도 1 a - 1 c 의 140 ) 를 포함 할 수 있 다 . 제어기 ( 140 ) 는 제 1 서브 세트 ( 125 ) 에 연결 된 제 1 감지 회로 의 감지 증폭기 ( 206 ) 및 / 또는 계산 구성 요소 ( 231 ) 에 의한 다수 의 데이터 값 에 순차 적 복수 의 연산 의 수행 을 지시 하 도록 구성 될 수 있 다 .