상기 제 1 초기 플립 플 럽 ( 113 ) 은 입력 단자 ( D ) 를 통하 여 전원 전압 ( VDD ) 을 수신 하 며 , 클락 단자 ( CK ) 를 통하 여 상기 초기 논리 게이트 ( 111 ) 의 출력 신호 ( N 112 ) 를 수신 한다 . 그러므로 , " 상기 제 1 초기 플립 플 럽 ( 113 ) 의 출력 신호 ( N 114 ) 는 상기 시작 펄스 신호 ( XSTB ) 의 논리 "" L "" 의 활성 에 응답 하 여 논리 "" L "" 로 초기 화 ( 도 4 의 t 13 ) 되 며 "," 이후 에 발생 되 는 상기 기준 클락 신호 ( RCLK ) 의 첫 번 째 클락 의 경과 에 응답 하 여 "" H "" 로 활성 화 된다 ( 도 4 의 t 14 및 t 14 ' 참조 ) . "