비트 선 BL 과 메모리 셀 사이 의 접속 을 턴 온 / 턴 오프 하 는 제 1 선택 트랜지스터 ST 1 및 소스 선 SL 과 메모리 셀 사이 의 접속 을 턴 온 / 턴 오프 하 는 제 2 선택 트랜지스터 ST 2 가 , 메모리 셀 을 포함 하 는 적층 체 ML 2 상 에 제공 된다 . 제 1 선택 트랜지스터 ST 1 에서 , 제 1 선택 게이트 SG 1 는 게이트 유전체 막 GD 를 개재 하 여 실리콘 필러 SP 에 대향 하 고 있 다 . 마찬가지 로 , 제 2 선택 트랜지스터 ST 2 에서 , 제 2 선택 게이트 SG 2 는 게이트 유전체 막 GD 를 개재 하 여 실리콘 필러 SP 에 대향 하 고 있 다 .