도 2 는 , 2 x 2 어레이 의 비트 셀 들 ( 예컨대 , 비트 셀 ( 102 ) ) 을 갖 는 6 개 의 트랜지스터 비트 셀 SRAM ( static random access memory ) 회로 ( 101 ) 를 도시 한다 . 분리 트렌치 들 ( isolation trenches ) 을 형성 하 기 전 에 반도체 디바이스 들 ( 예컨대 , 트랜지스터 들 ) 을 형성 함 으로써 , 엔드 캡 들 ( 도 1 의 6 및 7 ) 을 제거 하 는 것 이 가능 하 다 . 즉 , 도 1 ( 종래 기술 ) 의 치수 A 는 도 2 의 회로 ( 101 ) 에서 0 까지 감소 될 수 있 다 . 치수 C 는 이제 B 와 동일 하 다 . 그리고 C 의 최소 치수 는 이용 가능 한 처리 기술 에 의해서 결정 된다 .