본 발명 은 반도체 제조 기술 에 관한 것 으로 특히 , 반도체 소자 제조 공정 중 , 인접 게이트 효과 를 감소 시키 는 반도체 소자 및 그 제조 방법 에 관한 것 이 다 . 이 를 위해 본 발명 은 , 기판 에 형성 되 고 , 양측 가장자리 에 트렌치 가 형성 된 리세 스 패턴 , 상기 트렌치 에 하부 가 매립 된 게이트 및 상기 리세 스 패턴 의 기판 에 형성 되 고 , 적어도 상기 게이트 의 저부 만큼 확장 된 접합 영역 을 포함 하 는 반도체 소자