도 1 을 참조 하 면 , 종래 기술 에 따른 반도체 장치 는 최소한 하나 의 논리 로직 을 수행 하 는 리프 셀 영역 ( 1 ) 단위 로 레이아웃 되 며 , 리프 셀 영역 ( 1 ) 내 에 는 다수 의 트랜지스터 들 ( 예 를 들 면 , TR 1 내지 TR 7 ) 이 디자인 룰 에 따른 트랜지스터 간 의 최소 이격 거리 ( TD 1 ) 이상 이격 되 어 불 규칙 적 으로 배치 된다 . 즉 , 트랜지스터 들 ( < TR 3 , TR 4 >, < TR 6 , TR 7 >, < TR 5 , TR 6 >) 간 의 이격 거리 ( TD 2 , TD 3 ) 는 디자인 룰 에 따른 트 랜지 스터 간 의 최소한 의 이격 거리 ( TD 1 ) 보다 큰 값 을 갖 는다 .