수직 형 트랜지스터 장치 ( 22 ) 는 그 활성 영역 ( 40 ) 이 복수 의 셀 필드 ( 41 ) 로 분할 되 도록 설계 될 수 있 다 . 도 9 의 사시도 를 참조 하 면 , 셀 필드 ( 41 ) 각각 은 메사 ( 43 ) 에 의해 분리 된 복수 의 트렌치 ( 42 ) 를 포함 할 수 있 다 . 트렌치 ( 42 ) 는 제 1 주 표면 ( 26 ) 으로부터 반도체 다이 ( 21 ) 의 본체 내 로 연장 된다 . 각 트렌치 ( 42 ) 는 필드 플레이트 를 포함 할 수 있 다 . 트렌치 ( 42 ) 는 서로 실질 적 으로 평행 하 게 신장 ( elongated ) 및 연장 될 수 있 다 . 셀 필드 의 각 셀 은 트렌치 ( 42 ) 및 메사 ( 43 ) 를 포함 한다 . 각 셀 에서 , 메사 ( 43 ) 는 소스 전극 ( 23 ) 을 포함 하 고 , 이 는 도핑 된 소스 영역 에 의해 형성 되 고 , 반대 도전 형 으로 도핑 된 본체 영역 상 에 배치 된다 . 일부 실시 예 에서 , 게이트 전극 ( 40 ) 은 각각 의 트렌치 ( 42 ) 내 에 필드 플레이트 상 에 배치 되 고 , 필드 플레이트 로부터 전기 적 으로 절연 된다 . 다른 실시 예 에서 , 게이트 전극 은 메사 ( 43 ) 에 배치 된 게이트 트렌치 에 배치 되 고 , 소스 영역 및 본체 영역 을 통해 연장 되 고 그 로부터 전기 적 으로 절연 된다 . 트랜지스터 장치 ( 22 ) 는 , 트렌치 ( 42 ) 의 바닥 으로부터 이격 되 고 전체 활성 영역 ( 40 ) 에 걸쳐 연속 할 수 있 는 드레 인 전극 ( 24 ) 을 형성 하 는 도핑 된 드레 인 영역 을 더 포함 한다 . 드레 인 전극 ( 24 ) 과 제 1 주 표면 ( 26 ) 사이 의 수직 형 전기 적 연결 은 반도체 다이 내 에 배치 된 적어도 하나 의 전도성 비아 ( 44 ) 에 의해 형성 된다 . 전도성 비아 ( 44 ) 는 도핑 된 드레 인 영역 ( 24 ) 까지 제 1 주 표면 ( 26 ) 내 로 연장 된다 . 전도성 비아 ( 44 ) 는 인접 한 셀 필드 ( 41 ) 사이 에 횡 방향 으로 배열 된다 . 일부 실시 예 에서 , 2 개 의 전도성 비아 ( 44 ) 가 인접 한 셀 필드 ( 41 ) 사이 에 배치 된다 .