제 1 박막 트랜지스터 ( 310 ) 의 제 1 소스 전극 ( 312 ) 은 제 2 컨 택 홀 ( CH 2 ) 을 통하 여 노출 된 제 1 액티브 층 ( 311 ) 의 제 1 소스 영역 ( 311 b ) 과 접촉 하 며 , 제 1 박막 트랜지스터 ( 310 ) 의 제 1 드레 인 전극 ( 313 ) 은 제 1 컨 택 홀 ( CH 1 ) 을 통하 여 노출 된 제 1 액티브 층 ( 311 ) 의 제 1 드레 인 영역 ( 311 c ) 과 접촉 할 수 있 다 . 그리고 , 제 2 박막 트랜지스터 ( 320 ) 의 제 2 소스 전극 ( 322 ) 은 제 4 컨 택 홀 ( CH 4 ) 을 통하 여 노출 된 제 2 액티브 층 ( 321 ) 의 제 2 소스 영역 ( 321 b ) 과 접촉 하 며 , 제 2 박막 트랜지스터 ( 320 ) 의 제 2 드레 인 전극 ( 323 ) 은 제 3 컨 택 홀 ( CH 3 ) 을 통하 여 노출 된 제 2 액티브 층 ( 321 ) 의 제 3 드레 인 영역 ( 321 c ) 과 접촉 할 수 있 다 . 또한 , 제 3 박막 트랜지스터 ( 330 ) 의 제 3 소스 전극 ( 332 ) 은 제 6 컨 택 홀 ( CH 6 ) 을 통하 여 노출 된 제 3 액티브 층 ( 331 ) 의 제 3 소스 영역 ( 331 b ) 과 접촉 하 며 , 제 3 박막 트랜지스터 ( 330 ) 의 제 3 드레 인 전극 ( 333 ) 은 제 5 컨 택 홀 ( CH 5 ) 을 통하 여 노출 된 제 3 액티브 층 ( 331 ) 의 제 3 드레 인 영역 ( 331 c ) 과 접촉 할 수 있 다 . 그리고 , 연결 전극 ( 150 ) 은 제 7 컨 택 홀 ( CH 7 ) 을 통하 여 노출 된 스토리지 커패시터 ( 140 ) 의 제 2 커패시터 전극 ( 142 ) 과 접촉 할 수 있 다 .