본 발명 에 의해 기술 된 바 와 같 은 전하 공유 기술 은 공급 전압 으로부터 비트 라인 전압 을 감소 시킴 으로써 메모리 판독 안정 성 을 개선 한다 . 비트 라인 전압 은 비트 라인 의 하나 의 섹션 을 제 1 전압 으로 프리 차징 하 고 비트 라인 의 제 2 섹션 을 제 2 전압 으로 프리 차징 함 으로써 감소 된다 . 전하 공유 회로 는 제 1 및 제 2 전압 사이 의 비트 라인 전압 에 도달 하 도록 두 개 의 섹션 들 을 선택 적 으로 연결 한다 . 최종 전압 은 부분 적 으로 비트 라인 의 두 개 의 섹션 들 의 상대 적 캐 패 시 턴 스에 좌우 되 고 , 그러므로 장치 들 의 임의 의 제조 변화 는 전하 공유 동작 에 영향 을 끼치 지 않 는다 . 일 실시 예 에서 , 제 1 섹션 은 상부 비트 라인 이 고 제 2 섹션 은 하부 비트 라인 이 다 .