도 1 을 참조 하 면 , 본 발명 에 따른 반도체 메모리 소자 의 지연 고정 루프 회로 는 외부 클럭 신호 ( Ext . Clok ) 를 입력 하 여 외부 클럭 신호 의 라이징 에지 및 폴링 에지 에 동기 되 어 발생 하 는 내부 클럭 ( CLKIN ) 을 생성 하 기 위한 입력 클럭 버퍼 ( 110 ) 와 , 내부 클럭 ( CLKIN ) 을 입력 받 아 클럭 의 지연 시간 을 조절 하 는 지연 라인 부 ( 120 ) 와 , 지연 라인 부 ( 120 ) 로부터 출력 되 는 클럭 ( CLKOUT ) 이 실제 클럭 경로 와 동일 한 지연 조건 을 거치 도록 입력 클럭 버퍼 ( 110 ) 와 출력 클럭 버퍼 ( 150 ) 및 데이터 출력 버퍼 의 지연 시간 을 보상 하 는 보상 지연 부 ( 130 ) 과 , 보상 지연 부 ( 130 ) 의 출력 ( FBCLK ) 과 내부 클럭 ( CLKIN ) 의 위상 을 비교 하 여 제어 신호 ( CTRL ) 를 출력 하 는 위상 비교기 ( 140 ) 와 , 지연 라인 부 ( 120 ) 의 출력 신호 ( CLKOUT ) 를 버퍼링 하 는 출력 클럭 버퍼 ( 150 ) , 및 출력 클럭 버퍼 ( 150 ) 의 출력 을 버퍼 링 하 여 외부 데이터 ( Ext . Data ) 를 생성 하 여 출력 하 는 데이터 출력 버퍼 ( 160 ) 를 포함 한다 . 보상 지연 부 ( 130 ) 은 PVT 조건 에 따라 변하 는 클럭 의 지연 시간 을 미세 조정 할 수 있 도록 전압 검출기 와 미세 조정 부를 포함 하 고 있 다 .