그리고 , 상기 활성 영역 의 게이트 형성 영역 및 스토리지 노드 콘 택 영역 상 에 는 패드 산화 막 ( 410 , 510 ) 이 10 ∼ 1000 Å 정도 의 두께 를 갖 도록 형성 되 며 , 상기 패 드 산화 막 ( 410 , 510 ) 및 활성 영역 의 비트 라인 콘 택 영역 상 에 는 상기 소자 분리 막 ( 408 , 508 ) 과 동일 한 높이 를 갖 도록 실리콘 에 피층 ( 412 , 512 ) 이 형성 된다 .