도 2 D 에서 , Tx 1 , Tx 2 , Tx 3 및 Tx 4 는 2 ms TTI 캐시 에 대한 4 개 의 전송 을 나타낸다 . 도 2 D 는 어떻게 전송 들 및 안테나 들 이 OBC 메모리 ( 202 ) 에서 분할 되 는지 를 보여준다 . 안테나 0 에 대한 Tx 1 및 안테나 1 에 대한 Tx 1 내지 안테나 3 에 대한 Tx 1 은 도 2 B 의 tx 슬라이딩 윈도우 당 슬롯 들 이 다 .