도 15 는 본 발명 의 실시 예 에 따른 활성 경계 퀼트 아키텍처 메모리 를 지원 하 는 메모리 디바이스 의 일부 ( 1500 ) 의 예 를 도시 한다 . 부분 ( 1500 ) 은 그 사이 에 위치 된 제어 회로 부분 ( 1510 ) 를 갖 는 2 개 의 메모리 부분 ( 1505 ) 를 포함 할 수 있 다 . 메모리 부분 ( 1505 ) 는 도면 들 9 , 10 , 12 , 13 , 및 14 을 참조 하 여 설명 된 메모리 부분 ( 905 , 1200 , 1300 및 1400 ) 의 일 예 일 수 있 다 . 제 어 회로 부분 은 양쪽 메모리 부분 들 ( 1505 ) 의 영역 들 을 동시 에 액세스 하 기 위해 어 드레싱 ( addressing ) 기법 을 제공 하 도록 구성 될 수 있 다 . 예 를 들 어 , 인덱스 이 ( 2 ) 로 표시 된 영역 들 이 선택 되 는 경우 , 제 어 회로 부분 은 인덱스 이 ( 2 ) 로 표시 된 영역 들 내 로우 라인 들 및 컬럼 라인 들 ( 1515 ) 와 관련 된 액세스 동작 들 을 생성 하 기 위해 인덱스 이 ( 2 ) 로 표시 된 영역 들 의 컬럼 라인 들 ( 1515 ) 을 활성 화 시킨다 . 다른 컬럼 라인 은 도 15 에서 설명 의 목적 으로 생략 되 었 다 .