도 3 은 도 2 에 도시 한 DRAM 의 동작 모드 를 도시 하고 있 다 . DRAM 은 소비 전력 ( PWR ) 및 액세스 시간 ( tAC ) 중 적어도 어느 하나 가 다른 5 개 의 동작 모드 ( MD 1 - 5 ) 를 갖 고 있 다 . 여기 서 , 소비 전력 ( PWR ) 은 , 도 2 에 도시 한 입출력 회로 ( MI / O ) 의 동작 에 따른 메모리 버스 ( MBUS ) 의 충 방전 전류 를 포함 하 고 있 다 . 동작 모드 ( MD ) 의 말미 의 수치 가 작 을수록 , 소비 전력 ( PWR ) 이 크 다 . 소비 전력 ( PWR ) 은 , 입출력 회로 ( MI / O , CI / O ) 에 공급 되 는 전원 전압 ( VDDQ ) 을 낮 게 함 으로써 대폭 내려가 며 , 클록 ( CLK ) 의 주파수 를 낮 게 함 으로써 도 내려간다 .