도 4 는 본 발명 의 일부 실시 예 에 따른 , 도 1 a 또는 도 1 b 에 도시 된 반도체 회로 를 제공 하 는 시스템 ( 400 ) 의 사시도 를 도시 한 도면 이 다 . 시스템 ( 400 ) 은 제 1 회 로 ( 402 ) , MuGFET 디바이스 ( 200 ) ( 도 2 에 도시 됨 ) , 및 제 2 회 로 ( 404 ) 를 포함 한다 . 일부 실시 예 에서 , 회로 ( 402 ) 및 회로 ( 404 ) 는 기판 상 에 배치 될 수 있 는 결합 네트워크 ( coupling networks ) ( 미 도시 ) 를 사용 하 여 소스 / 드레 인 영역 ( 240 및 245 ) 에 각각 전기 적 으로 결합 된다 .