상기 제 1 소오 스 / 드레 인 영역 ( 140 ) 의 상부 면 상 에 제 1 표면 금속 - 반도체 화합물 패턴 ( 155 a , first surface metal - semiconductor compound pattern ) 이 배치 될 수 있 으며 , 상기 제 2 소오 스 / 드레 인 영역 의 상부 면 상 에 제 2 표면 금속 - 반도체 화합물 패턴 ( 155 b ) 이 배치 될 수 있 다 . 상기 제 1 표면 금속 - 반도체 화합물 패턴 ( 155 a ) 은 상기 절연 스 페이서 ( 138 ) 에 의하 여 상기 제 1 게이트 전극 ( 175 a ) 으로부터 옆 으로 이격 될 수 있 다 . 상기 기판 ( 100 ) 이 실리콘 기판 인 경우 에 , 상기 제 1 표면 금속 - 반도체 화합물 패턴 ( 155 a ) 은 금속 실리사이드 일 수 있 다 . 상기 제 2 표면 금속 - 반도체 화합물 패턴 ( 155 b ) 도 절연 스 페이서 ( 138 ) 에 의하 여 상기 제 2 게이트 전극 ( 175 b ) 으로부터 옆 으로 이격 될 수 있 다 . 상기 제 2 표면 금속 - 반도체 화합물 패턴 ( 155 b ) 은 상기 스트레스 패턴 ( 147 ) 상 에 형성 될 수 있 다 . 상기 스트레스 패턴 ( 147 ) 이 실리콘 - 게르마늄 으로 형성 되 는 경우 에 , 상기 제 2 표면 금속 - 반도체 화합물 패턴 ( 155 b ) 은 금속 - 실리콘 - 게르마늄 화합물 로 형성 될 수 있 다 .