다음 으로 , 도 3 c 에 도시 한 바 와 같이 , 제 1 PR 패턴 ( 360 , 370 ) 에 의해 제 1 절 연막 ( 330 ) , 반도체 막 ( 340 ) 및 제 2 금속 막 ( 350 ) 을 식각 하 여 데이터 패드 ( 351 ) 및 데이터 라인 ( 352 ) 을 형성 한 후 , 에 싱 ( ashing ) 공정 을 통해 , 제 2 PR 패턴 ( 370 ) 의 홈 에 있 는 PR ( 371 ) 을 제거 한다 . 이때 , 제 1 , 제 2 PR 패턴 ( 360 , 370 ) 의 일부 도 함께 제거 되 어 그 들 의 두께 가 얇 아 지 게 된다 . 그리고 상기 제 1 및 제 2 PR 패턴 ( 360 , 370 ) 을 마스크 로 하 여 상기 게이트 전극 ( 303 ) 상부 의 제 2 금속 막 ( 350 ) 을 패 터닝 함 으로써 , 소스 전극 ( 353 ) 및 드레 인 전극 ( 354 ) 을 형성 한다 .