도 8 에 도시 된 바 와 같이 , 본 발명 에 따른 디더링 연산 을 수행 하 는 회로 블록 은 데이터 분리기 ( 801 ) , 비교기 ( 802 ) 및 합 산기 ( 803 ) 로 구성 된다 . 참고 적 으로 , 도 8 은 설명 의 편의 를 위하 여 R , G , B 서브 픽셀 용 디더링 연산 을 수행 하 는 회로 블록 중 에서 R 서브 픽셀 용 디더링 연산 을 수행 하 는 회로 블록 만 을 도시 하 였 다 . 물론 G 및 B 서브 픽셀 용 디더링 연산 을 수행 하 는 회로 블록 또한 R 서브 픽셀 용 디더링 연산 을 수행 하 는 회로 블록 과 동일 하 다 .