도 2 는 , 도 1 의 레이아웃 을 반복 적 ( unformity ) 으로 배치 할 때 NMOS 트랜지스터 ( 130 ) 의 게이트 폴리 레이어 ( 116 ) 에 의해 패 터닝 되 는 게이트 폴리 영역 의 공정 단차 를 완화 하 기 위하 여 , 게이트 폴리 레이어 ( 116 b ) 에 인접 한 영역 에 더미 게이트 폴리 레이어 ( 116 c ) 를 배치 하 는 경우 를 설명 하 는 도면 이 다 . 도 2 를 참조 하 면 , 더미 게이트 폴리 레이어 ( 116 c ) 가 플 라즈 마 손상 방지 용 정 션 다이오드 ( 150 ) 의 N - 액티브 레이어 ( 118 c ) 위 로 배치 되 는 A 영역 이 발생 된다 . A 영역 은 N - 액티브 레이어 ( 118 c ) 와 게이트 폴리 레이어 ( 116 c ) 가 겹치 는 영역 으로 , 디자인 룰 ( design rule ) 상 트랜지스터 가 아니 면서 트랜지스터 영역 으로 인식 되 는 문제점 이 있 다 .