도시 된 바 와 같이 , 반도체 기판 ( 202 ) 의 활성 영역 에 리세 스 된 제 1 홈 ( T 1 ) 및 구형 의 제 2 홈 ( T 2 ) 이 형성 되 어 있 고 , 상기 1 홈 ( T 1 ) 및 제 2 홈 ( T 2 ) 의 측벽 에 는 게이트 절 연막 ( 204 ) 이 형성 되 어 있 다 . 그리고 , 상기 1 홈 ( T 1 ) 및 제 2 홈 ( T 2 ) 의 게이트 절 연막 ( 204 ) 상 에 는 상기 제 1 홈 ( T 1 ) 의 상부 가 막히 지 않 는 두께 로 제 1 폴리 실리콘 막 ( 208 ) 이 형성 되 어 있 고 , 상기 제 2 홈 ( T 2 ) 내부 의 제 1 폴리 실리콘 막 ( 208 ) 상 에 는 상기 제 2 홈 ( T 2 ) 이 매립 되 도록 절 연막 ( 208 ) 이 형성 되 어 있 다 . 또한 , 상기 절 연막 ( 208 ) 및 상기 제 1 홈 ( T 1 ) 측벽 의 제 1 폴리 실리콘 막 ( 208 ) 상 에 는 베리 어막 ( 210 ) 이 형성 되 어 있 고 , 상기 베리 어막 ( 210 ) 상 에 상기 제 1 홈 ( T 1 ) 이 매립 되 도록 금속 막 ( 212 ) 이 형성 되 어 있 다 . 아울러 , 상기 금속 막 ( 212 ) 상 에 는 제 2 폴리 실리콘 막 ( 206 b ) , 금속 계 막 ( 214 ) , 하드 마스 막 ( 216 ) 으로 이루어진 게이트 가 형성 되 어 있 다 .