또한 , 플래시 메모리 에서 는 , 데이터 의 소거 또는 기입 시 에 , 웰 영역 ( 12 ) 또는 제 어 게이트 ( 18 ) 에 대하 여 통상 15 V 이상 의 플러스 전압 을 인가 한다 . 이 관점 으로부터 도 , 트랜지스터 Q 3 에 는 막 두께 가 큰 게이트 절 연막 을 갖 는 고 내압 용 트랜지스터 를 필요 로 한다 . MOS 트랜지스터 Q 3 의 게이트 절 연막 ( 42 ) 의 막 두께 는 , 예 를 들 어 16 ㎚ 이상 50 ㎚ 이하 일 수 도 있 고 , 그 재료 는 실리콘 산화 막 또는 옥시 나이트 라이드 막 등 이 다 . 이 고 내압 용 트랜지스터 Q 3 의 드레 인과 반도체 기판 ( 10 ) 사이 에 는 15 V 이상 의 전압 이 인가 된다 . 이 때문 에 , 표면 으로부터 1 ㎛ 의 깊이 영역 에서 의 접합 항복 을 회피 하 기 위해 , 예 를 들 어 , 1014 cm - 3 ∼ 5 × 1016 cm - 3 이하 의 불순물 농도 를 갖 는 채널 영역 이 필요 하 게 된다 .