드레 인 측 게이트 절연 층 ( 61 a ) 및 소스 측 게이트 절연 층 ( 6 lb ) 은 산화 실리콘 ( SiO 2 ) 으로 구성 된다 . 메모리 게이트 절연 층 ( 62 ) 각각 은 블록 절연 층 ( BI ) , 전하 축적 층 ( EC ) , 및 터널 절연 층 ( TI ) 으로 구성 된다 . 블록 절연 층 ( BI ) 은 산화 실리콘 ( SiO 2 ) 으로 구성 된다 . 전하 축적 층 ( EC ) 은 질화 실리콘 ( SiN ) 으로 구성 된다 . 터널 절연 층 ( TI ) 은 산화 실리콘 ( SiO 2 ) 으로 구성 된다 . 즉 , 메모리 게이트 절연 층 ( 62 ) 각각 은 ONO 층 으로 구성 된다 . U 자 형상 반도체 층 ( 63 ) 은 폴리 실리콘 ( p - Si ) 으로 구성 된다 . 각각 의 내부 유전체 층 ( 64 ) 은 산화 실리콘 ( SiO 2 ) 으로 구성 된다 . 소스 선 도전 층 ( 65 ) 은 티타늄 ( Ti ) , 질화 티타늄 ( TiN ) 및 텅스텐 ( W ) 으로 구성 된다 .