다음 으로 , 메모리 셀 영역 ( 1001 ) 에서 셀 트랜지스터 ( Tr 1 ) 의 게이트 가 되 는 영역 과 , 주변 회로 영역 ( 1002 ) 의 전역 을 레지 스트로 덮 는 레지스 트 패턴 을 형성 한다 . 메모리 셀 영역 ( 1001 ) 에서 게이트 가 되 는 영역 은 도 1 에 나타내 는 게이트 패턴 ( 130 ) 의 형상 에 대응 한다 . 이 레지스 트 패턴 을 마스크 로 하 여 , 실리콘 질화 막 ( 204 ) , 게이트 상 절 연막 ( 203 ) , WSi 막 ( 202 ) , 폴리 실리콘 막 ( 201 ) , 게이트 절 연막 ( 104 ) 을 가공 한다 . 이 결과 , 도 13 ( b ) 에 나타내 는 바 와 같이 , 실리콘 질화 막 ( 204 ) , 게이트 상 절 연막 ( 203 ) , WSi 막 ( 202 ) , 폴리 실리콘 막 ( 201 ) , 게이트 절 연막 ( 104 ) 으로 이루어지 는 게이트 가 형성 된다 . 또 , 게이트 의 양측 에 반도체 기판 ( 101 ) 표면 이 노출 된다 . 즉 , 도 1 의 게이트 패턴 ( 130 ) 의 개구부 에 대응 하 는 부분 에서 반도체 기판 ( 101 ) 의 표면 이 노출 된다 .