도 7 을 참조 하 면 , 도 6 의 전류 미러 회로 ( 200 b ) 의 바람직 한 실시 예 가 도시 된 것 과 같이 실질 적 으로 구현 된다 . 불능 화 제 어 트랜지스터 들 ( M 7 a , M 7 b ) 은 양 의 전력 공급 레일 ( VDD ) 에 의해 바이어스 되 어 4 : 1 의 전류 의 크기 비율 을 제공 하 여 출력 신호 ( I 7 ) 의 크기 는 입력 전류 ( ICIN ) 크기 의 대략 1 / 4 이 되 도록 한다 . 입력 전류 크기 조절 트랜지스터 들 ( M 7 a , M 7 b ) 에 대한 바이어스 와 출력 전류 미러 및 크기 조절 트랜지스터 들 ( M 7 i , M 7 j ) 에 대한 바이어스 전압 ( V 7 ) 을 차례 로 제공 하 는 트랜지스터 들 ( M 7 c , M 7 d , M 7 g , M 7 h ) 을 바이어스 하 기 위해 바이어스 전류 ( IBIAS ) 는 다이오드 - 연결 된 트랜지스터 ( M 7 e ) 에 의해 사용 된다 . 이런 출력 트랜지스터 들 ( M 7 i , M 7 j ) 은 , 교정 전류 ( ICAL ) 의 출력 전류 ( IOUT ) 에 대한 비율 이 1 : 12 가 되 도록 , 잘 매치 되 고 그리고 관련 된 기기 특성 들 ( 예 를 들 면 , 채널 폭 ) 을 가져야 한다 . 결과 적 으로 , 교정 전류 ( ICAL ) 는 입력 전류 ( ICIN ) 의 크기 에 비교 하 여 1 : 48 의 비율 로 조절 된 크기 를 갖 는다 .