본 발명 은 집 적 회로 , 트랜지스터 들 및 집 적 회로 용 트랜지스터 컴포넌트 들 과 같 은 반도체 디바이스 를 제조 하 는 방법 에 관한 것 이 다 . 반도체 디바이스 의 제조 시 에 [ 특히 미세 스케일 ( microscopic scale ) 일 때 ] , 막 형성 퇴적 들 , 에칭 마스크 생성 , 패 터닝 , 재료 에칭 과 제거 , 및 도핑 처리 들 과 같 은 다양 한 제조 프로세스 들 이 실행 되 고 , 기판 상 에 원하 는 반도체 디바이스 요소 들 을 형성 하 기 위해 반복 적 으로 수행 된다 . 역사 적 으로 , 마이크 로 제조 로 , 트랜지스터 들 이 하나 의 평면 내 에 그 위 에 형성 되 는 배선 / 금속 배선 과 함께 생성 되 어 왔 고 , 따라서 2 차원 ( two - dimensional ; 2 D ) 회로 들 또는 2 D 제조 로서 특징 되 어 왔 다 . 스케일 링 노력 들 이 2 D 회로 들 에서 의 단위 면적 당 트랜지스터 들 의 개수 를 크 게 증가 시켜 왔 지만 , 스케일링 이 한 자리 수 나노미터 반도체 디바이스 제조 노드 들 로 진입 함 에 따라 스케일링 노력 들 이 더 큰 도전 과제 들 과 마주 하 고 있 다 . 반도체 디바이스 제조자 들 은 , 트랜지스터 들 이 다 층식 으로 ( on top of each other ) 적층 되 는 3 차원 ( three - dimensional ; 3 D ) 반도체 디바이스 들 에 대한 요구 를 표명 해 왔 다 .