제 1 게이트 전극 ( 214 a ) 및 제 2 게이트 전극 ( 214 b ) 을 덮 도록 게이트 절 연막 ( 213 ) 상 에 층간 절 연막 ( 215 ) 이 형성 되 고 , 이 층간 절 연막 ( 215 ) 상 에 제 1 소스 전극 ( 216 a ) 과 제 1 드레 인 전극 ( 217 a ) 및 제 2 소스 전극 ( 216 b ) 과 제 2 드레 인 전극 ( 217 b ) 이 형성 되 어 각각 제 1 반도체 활성 층 ( 212 a ) 및 제 2 반도체 활성 층 ( 212 b ) 과 콘 택 홀 을 통해 콘 택 된다 .