제 1 출력 타이밍 제 어부 ( 88 U ) 의 홀수 번 째 타이밍 제 어부 ( 도 14 및 15 의 88 U - ODD ) 는 상부 어드레스 구동 부 ( 43 U ) 의 홀수 번 째 구동 소자 들 ( 도 11 의 TP 1 , TP 3 , ..., TP 21 ) 에 입력 되 는 홀수 번 째 칩 - 인 에이블 ( Chip - Enable ) 신호 ( 도 11 , 14 , 및 15 의 CEODD ) 를 지연 시킨다 .