그 다음 , 상기 베이스 전극 ( 130 ) 및 더미 베이스 전극 ( 131 ) 을 마스크 로 하 여 , 상기 p + InGaAs 베이스 층 ( 108 ) 및 n - InGaAs 콜렉터 층 ( 106 ) 을 식각 한다 . 이때 , 상기 p + InGaAs 베이스 층 ( 108 ) 및 n - InGaAs 콜렉터 층 ( 106 ) 은 인산 계열 의 식각 용액 에 의해 과도 식각 함 이 바람직 하 다 . 이때 , 상기 n - InGaAs 콜렉터 층 ( 106 ) 하부 에 InP 로 된 제 1 식각 정지 층 ( 104 ) 이 존재 하 므로 , 하부 층 의 유실 없이 상기 p + InGaAs 베이스 층 ( 108 ) 및 n - InGaAs 콜렉터 층 ( 106 ) 을 충분히 과도 식각 할 수 있 다 . 이 에 의해 상기 베이스 층 ( 108 ) 및 콜렉터 층 ( 106 ) 의 측벽 은 상기 베이스 전극 ( 130 ) 의 측벽 보다 내측 에 위치 한다 . 그러므로 , 베이스 층 ( 108 ) 과 콜렉터 층 ( 106 ) 의 접합 면적 이 종래 에 비해 상대 적 으로 감소 되 어 , 기생 캐 패 시턴 스 를 감소 시키 게 된다 .