본 발명 에 따른 다른 실시 예의 반도체 메모리 장치 의 비트 라인 프리 차지 전압 제어 회로 는 뱅크 액티브 신호 에 응답 하 여 펄스 를 생성 하 는 펄스 생성 수단 , 상기 뱅크 액티브 신호 를 지연 시켜 지연 신호 를 생성 하 는 지연 수단 , 상기 펄스 가 디스 에이블 될 때 상기 지연 신호 의 레벨 을 제어 신호 의 레벨 로서 출력 하 는 신호 출력 수단 , 및 상기 제어 신호 에 응답 하 여 타 겟 레벨 또는 상기 타 겟 레벨 보다 낮 은 비트 라인 프리 차지 전압 을 생성 하 는 비트 라인 프리 차지 전압 생성 수단 을 포함 한다 .