본 개시 의 하나 의 양상 에 따르 면 , 반도체 디바이스 는 p - 타입 FET 및 n - 타입 FET 를 포함 한다 . 상기 p - 타입 FET 및 n - 타입 FET 의 각각 은 , 기판 위 에 제공 된 제 1 아이 솔 레 이 션 절연 층 으로부터 돌출 하 는 핀 구조물 로서 , 상기 기판 으로부터 돌출 하 는 핀 하부 , 상기 핀 하부 위 에 배치 된 버퍼 반도체 층 , 및 상기 버퍼 반도체 층 상 에 배치 되 며 상기 버퍼 반도체 층 과 는 상이 한 격자 상수 를 갖 는 채널 반도체 층 을 갖 는 핀 구조물 을 포함 한다 . 상기 p - 타입 FET 및 n - 타입 FET 의 각각 은 , 상기 제 1 아이 솔 레 이 션 절연 층 위 에 배치 되 며 상기 제 1 아이 솔 레 이 션 절연 층 과 는 상이 한 절연 재료 로 제조 된 제 2 아이 솔 레 이 션 절연 층 , 상기 핀 구조물 의 채널 영역 위 에 배치 된 게이트 유전체 층 , 상기 게이트 유전체 층 위 에 배치 된 게이트 전극 층 , 상기 핀 구조물 의 소스 / 드레 인 영역 위 에 배치 되 며 상기 제 2 아이 솔 레 이 션 절연 층 과 접촉 하 는 베이스 반도체 에피 텍 셜 층 , 및 상기 베이스 반도체 에피 텍 셜 층 위 에 배치 된 캡 반도체 에피 텍 셜 층 을 더 포함 한다 . 소스 - 드레 인 방향 을 따른 상기 캡 반도체 에피 텍 셜 층 의 표면 거칠 기 는 , 0 보다 더 크 고 , 상기 소스 - 드레 인 방향 을 따른 상기 베이스 반도체 에피 텍 셜 층 의 표면 거칠 기 보다 더 작 다 . p - 타입 FET 에서 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 작 고 , 상기 n - 타입 FET 에서 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 크 다 . 전술 한 바 는 당해 기술 분야 에서 의 숙련자 가 본 개시 의 양상 을 보다 잘 이해 할 수 있 도록 여러 실시 예 또는 예의 특징 을 나타낸 것 이 다 . 당해 기술 분야 에서 의 숙련자 라면 , 여기 에서 소개 된 실시 예 또는 예 와 동일 한 목적 을 수행 하 고 / 하 거나 동일 한 이점 을 달성 하 기 위해 다른 프로세스 및 구조 를 설계 또는 수정 하 기 위한 기반 으로서 본 개시 를 용이 하 게 사용 할 수 있 다는 것 을 알 아야 한다 . 당해 기술 분야 에서 의 숙련자 는 또한 , 이러 한 등가 의 구성 이 본 개시 의 진정 한 의미 및 범위 로부터 벗어나 지 않 으며 , 본 개시 의 진정 한 의미 및 범위 에서 벗어나 지 않 고서 다양 한 변경 , 치환 및 대안 을 행할 수 있 다는 것 을 알 아야 한다 .