도 43 A 및 43 B 를 참조 하 면 , 메모리 제어기 로부터 데이터 와 센터 정렬 된 클록 을 제공 하 기 위해 , Clock _ out ( 1901 ) 및 / Clock _ out ( 1902 ) 는 Clk 360 _ out ( 1903 ) 와 동기 된다 . DO ( 명령 / 어 드레스 / 데이터 ) ( 1904 ) , CSO ( 명령 스트로브 출력 ) ( 1905 ) 및 DSO ( 데이터 스트로브 출력 ) ( 1906 ) 신호 는 Clk 270 _ out ( 1907 ) 과 동기 된다 . 클록 발진기 ( 1911 ) , PLL ( 1912 ) 및 다수 의 출력 버퍼 를 가진 클록 생성기 ( 1910 ) 는 클록 신호 를 생성 시킨다 . 내부 생성 된 클록 신호 ' Clk _ src '( 1913 ) 는 , 클록 발진기 ( 1911 ) 에 의해 , 결과 적 으로 90 °, 180 °, 270 ° 및 360 ° 만큼 다수 의 위상 시프트 된 클록 신호 를 생성 시키 는 PLL ( 1912 ) 의 기준 클록 입력 ' Ref _ clock ' 에 제공 된다 . 180 °, 270 ° 및 360 ° 위상 시프트 된 클록 신호 는 Clk 180 _ out ( 1909 ) , Clk 270 _ out ( 1907 ) 및 Clk 360 _ out ( 1903 ) 으로서 각각 의 출력 버퍼 를 통해 제공 된다 . Clk 180 _ out ( 1909 ) , Clk 270 _ out ( 1907 ) 및 Clk 360 _ out ( 1903 ) 은 내부 생성 된 클록 신호 ( 1913 ) 와 동기 된다 . Clk 360 _ out ( 1903 ) 및 Clk 270 _ out ( 1907 ) 은 , " 제각기 "" 0 "" 및 "" 1 "" 입력 및 선택 입력 을 가진 2 개 의 선택기 ( 1981 및 1982 ) 를 포함 하 는 모드 검출 논리 회로 ( 1980 ) 에 제공 된다 . 선택기 ( 1981 ) 의 "" 0 "" 및 "" 1 "" 입력 은 제각기 Clk 360 _ out ( 1903 ) 및 Clk 270 _ out ( 1907 ) 을 수신 한다 . 선택기 ( 1982 ) 의 "" 1 "" 입력 은 Clk 270 _ out ( 1907 ) 을 수신 하 고 "," 선택기 ( 1982 ) 의 "" 0 "" 입력 은 풀다운 ( pull down ) 된다 . 선택기 ( 1982 ) 의 선택 입력 은 풀 업 ( pull up ) 되 어 "," 그 의 "" 1 "" 입력 은 항상 선택 된 270 클록 신호 ( 1983 ) 로서 출력 Clk 270 _ out 으로 선택 된다 . "