제 2 상부 층 ( 145 ) 을 반도체 기판 ( 100 ) 전면 상 에 형성 한다 . 상기 제 2 하부 층 ( 143 ) 및 제 2 상부 층 ( 145 ) 은 제 2 절연 층 ( 150 ') 에 포함 된다 . 즉 , 상기 제 2 상부 및 하부 층 들 ( 143 , 145 ) 은 절연물 질 로 형성 된다 . 상기 제 2 상부 층 ( 145 ) 에 제 2 게터 링 영역 ( 265 ') 을 형성 한다 . 상기 제 2 상부 층 ( 145 ) 을 관통 하 여 상기 한 쌍 의 제 2 버퍼 패턴 ( 318 ') 에 각각 접속 된 한 쌍 의 제 2 상부 드레 인 플러그 ( 320 ') 를 형성 한다 . 상술 한 제 1 상부 드레 인 플러그 ( 320 ) 와 마찬가지 로 , 상기 제 2 상부 드레 인 플러그 ( 320 ') 가 상기 제 2 상부 층 ( 145 ) 및 제 2 하부 층 ( 143 ) 을 연속 적 으로 관통 하 여 상기 제 2 드레 인 영역 ( 312 d ') 에 직접 접촉 될 수 도 있 다 . 상기 제 2 상부 드레 인 플러그 ( 320 ') 및 제 2 게터 링 영역 ( 265 ') 의 형성 순서 는 자유 롭 다 . 상기 제 2 게터 링 영역 ( 265 ') 은 상기 제 2 소스 라인 패턴 ( 316 ') 및 제 2 상부 드레 인 플러그 ( 320 ') 로 부 터 이격 된다 .