도 3 a 에 도시 된 탑 게이트 구조 의 트랜지스터 에서 , 소스 또는 드레 인과 게이트 가 중첩 하 는 중첩 영역 에 는 게이트 절 연막 ( GI ) 만 이 배치 된다 . 이 에 따라 , 종래 의 시뮬레이션 방법 은 , 반도체 층 ( ACT ) 의 유전율 을 이용 하 지 않 고 , 게이트 절 연막 ( GI ) 의 유전율 만 을 이용 하 여 , 채널 이 형성 하 지 않 는 모드 로 동작 하 는 트랜지스터 의 커패시턴스 ( Cgs ) 를 모델링 한다 . 그러나 , 도 4 b 에 도시 된 바 와 같이 , 일반 적 인 액정 표시 장치 의 트랜지스터 에서 , 소스 ( S ) 또는 드레 인 ( D ) 과 게이트 ( G ) 가 중첩 하 는 중첩 영역 에 는 게이트 절 연막 ( GI ) 뿐 만 아니 라 , 반도체 층 ( ACT ) 도 배치 된다 . 이 에 따라 , 채널 이 형성 되 지 않 는 모드 로 동작 하 는 일반 적 인 액정 표시 장치 의 트랜지스터 는 , 반도체 층 ( ACT ) 의 유전 율 에 의한 커패시턴스 를 포함 할 것 으로 예상 할 수 있 다 . 반면 , 종래 의 시뮬레이션 방법 은 , 채널 이 형성 되 지 않 는 모드 로 동작 하 는 트랜지스터 의 커패시턴스 를 모델링 함 에 있 어서 , 반도체 층 ( ACT ) 의 유전율 을 전혀 고려 하 지 않 는다 . 그러므로 , 종래 의 시뮬레이션 방법 으로 일반 적 인 액정 표시 장치 의 트랜지스터 의 커패시턴스 를 모델링 하 면 , 실측값 과 의 오 차 가 비교 적 큰 예측 값 이 도출 되 는 문제점 이 있 다 .