예비 전하 저 장막 ( 130 P ) 의 일부분 을 등방성 식각 하 여 전하 저 장막 ( 130 ) 을 형성 하 는 과정 에서 , 예비 전하 저 장막 ( 130 P ) 의 다른 일부분 이 제 1 홈 ( GR 1 ) 내 에 블로킹 유전 막 ( 125 ) 상 에 잔류 층 ( 130 R ) 으로 잔류 될 수 있 다 . 일부 실시 예 에서 , 도 4 a 에 보인 것 과 같이 잔류 층 ( 130 R ) 이 없 도록 제 1 홈 ( GR 1 ) 내 에서 예비 전하 저 장막 ( 130 P ) 의 부분 이 모두 제거 될 수 있 다 . 다른 일부 실시 예 에서 , 도 4 c 에 보인 것 과 같이 예비 전하 저 장막 ( 130 P ) 의 다른 일부분 이 제 1 홈 ( GR 1 ) 내 에 블로킹 유전 막 ( 125 ) 상 에 서로 이격 된 적어도 2 개 의 잔류 층 ( 130 Ra ) 으로 잔류 될 수 있 다 . 또 다른 일부 실시 예 에서 , 예비 전하 저 장막 ( 130 P ) 의 일부분 을 등방성 식각 하 여 제거 하 는 과정 에서 , 전하 저 장막 ( 130 ) 과 잔류 층 ( 130 R ) 이 도 4 d 에 보인 전하 저 장막 ( 130 Rb ) 과 같이 분리 되 지 않 고 일체 를 이룰 수 있 다 . 도 5 m 내지 도 5 o 를 함께 참조 하 면 , 제 3 커버 층 ( 도 5 l 의 CVL 3 ) 을 제거 한 후 , 채널 홀 ( CHH ) 내 에 전하 저 장막 ( 130 ) 및 블로킹 유전 막 ( 125 ) 을 덮 는 터널 링 유전 막 ( 140 ) 을 형성 한다 . 이후 반도체 패턴 ( 120 ) 상 을 덮 는 블로킹 유전 막 ( 125 ) 및 터널 링 유전 막 ( 140 ) 의 부분 을 제거 한 후 , 터널 링 유전 막 ( 140 ) 및 반도체 패턴 ( 120 ) 을 덮 는 채널 막 ( 150 ) 을 형성 한다 . 반도체 패턴 ( 120 ) 상 을 덮 는 블로킹 유전 막 ( 125 ) 및 터널 링 유전 막 ( 140 ) 의 부분 을 제거 하 는 과정 에서 , 반도체 패턴 ( 120 ) 의 상면 중 일부 영역 이 제거 되 어 반도체 패턴 ( 120 ) 의 상면 에 리세 스 표면 ( 120 R ) 이 형성 될 수 있 다 . 이후 , 채널 막 ( 150 ) 상 에 채널 홀 ( CHH ) 을 채우 는 매립 절 연막 ( 156 ) 을 형성 한다 .