즉 , 제 1 단위 상변화 메모리 소자 부분 ( c ) 에서 는 제 2 절연 층 패턴 ( 308 a ) 의 외측 벽 에 제 1 상변화 층 스 페이서 ( 212 a ) 가 형성 되 어 있 고 , 제 2 단위 상변화 메모리 소자 부분 ( d ) 에서 는 제 3 절연 층 패턴 ( 308 b ) 의 외측 벽 에 제 2 상변화 층 스 페이서 ( 212 b ) 가 형성 되 어 있 다 . 따라서 , 본 발명 의 제 2 실시 예 에 의한 상변화 메모리 소자 는 고집 적 화 되 더라도 상기 제 2 절연 층 패턴 ( 308 a ) 및 제 3 절연 층 패턴 ( 308 b ) 에 의하 여 상기 제 1 및 제 2 상변화 층 스 페이서 ( 212 a , 212 b ) 들 간 의 연결 을 확실히 방지 할 수 있 기 때문 에 상기 제 1 및 제 2 상변화 층 스 페이서 들 ( 212 a , 212 b ) 간 의 전기 적 연결 에 의한 쇼트 를 더욱 방지 할 수 있 다 .