도 6 b 를 참조 하 면 , 다 이 1 ( Die _ 1 ) 의 플레인 1 ( Plane _ 1 ) 에 포함 된 메모리 블록 ( BLK _ 0 ) 가 배드 블록 으로 판단 되 어 , 배드 블록 을 다 이 1 ( Die _ 1 ) 의 플레인 0 ( Plane _ 0 ) 에 포함 된 스페어 블록 ( BLK _ 1 ) 로 대체 함 으로써 , 생성 된 재생 슈퍼 블록 ( 630 - 1 ) 이 도시 되 어 있 다 . 재생 슈퍼 블록 ( 630 - 1 ) 에 포함 된 스페어 블록 ( BLK _ 1 ) 은 재생 슈퍼 블록 ( 630 - 1 ) 에 포함 된 다이 1 ( Die _ 1 ) 의 플레인 0 ( Plane _ 0 ) 의 메모리 블록 과 동일 한 플레인 에 포함 되 므로 , 웨이 인터 리빙 이 불 가능 한 스페어 블록 에 해당 할 수 있 다 . 컨트롤러 ( 200 ) 는 웨이 인터 리빙 이 불 가능 한 스페어 블록 을 SLC 로 동작 하 도록 설정 할 수 있 다 . 비록 재생 슈퍼 블록 에 포함 된 스페어 블록 으로 인해 웨이 인터 리빙 이 불 가능 하 여 메모리 시스템 ( 10 ) 의 성능 저하 가 발생 할 수 있 으나 , 웨이 인터 리빙 이 불 가능 한 스페어 블록 을 TLC 에 비해 상대 적 으로 동작 속도 가 빠른 SLC 로 동작 하 고 재생 슈퍼 블록 에 포함 된 다른 메모리 블록 들 은 TLC 로 동작 하 므로 , 인터 리빙 이 불 가능 한 스페어 블록 의 사이즈 는 다른 메모리 블록 들 의 3 배 가 될 수 있 다 . 이 를 통해 본 발명 의 일 실시 예 는 웨이 인터 리빙 불가 에 따른 성능 저하 를 경감 시키 는 것 이 가능 하 게 된다 . 또한 , 도 7 은 본 발명 의 실시 예 에 따른 솔리드 스테이트 드라이브 ( SSD ) 를 포함 하 는 데이터 처리 시스템 을 예시 적 으로 나타낸 도면 이 다 . 도 7 을 참조 하 면 , 데이터 처리 시스템 ( 2000 ) 은 호스트 ( 2100 ) 와 솔리드 스테이트 드라이브 ( solid state drive ) ( 2200 ) ( 이하 , SSD 라 칭함 ) 를 포함 할 수 있 다 .