다음 , 도 3 f 에 도시 한 바 와 같이 , 상기 소스 및 드레 인 전극 ( 133 , 136 ) 과 데이터 배선 ( 130 ) 위 로 이 를 패 터닝 하 기 위해 형성 한 포토레지스트 패턴 ( 181 ) 을 스트립 ( strip ) 하 여 제거 하 기 이전 에 상기 소스 및 드레 인 전극 ( 133 , 136 ) 사이 로 노출 된 3 중층 구조 의 반도체 층 ( 125 ) 에 대해 드라이 에칭 을 실시 함 으로써 상기 소스 및 드레 인 전극 ( 133 , 136 ) 사이 로 노출 된 불순물 비정질 실리콘 의 제 3 실리콘 층 ( 도 3 e 의 121 ) 과 그 하부 의 순수 비정질 실리콘 의 제 2 실리콘 층 ( 도 3 e 의 116 ) 을 제거 하 는 동시 에 상기 제 2 실리콘 층 ( 도 3 e 의 116 ) 이 제거 됨 으로써 노출 되 는 교류 자기 결정 화 된 상기 제 1 실리콘 층 ( 111 ) 의 표면 에서부터 소정 두께 를 제거 하 여 상기 소스 및 드레 인 전극 ( 133 , 136 ) 과 중첩 되 는 영역 에 있 어서 는 3 중층 구조 를 가지 며 , 이 들 두 전극 ( 133 , 136 ) 사이 로 노출 된 부분 즉 , 그 중앙부 에 대응 해서 는 교류 자 기 결정 화 된 제 1 실리콘 층 ( 111 a ) 의 단일 층 구조 를 갖 는 형태 의 반도체 층 ( 125 ) 을 형성 한다 .