도 5 는 도 4 에 도시 된 모든 연산 들 을 지원 하 는 본 발명 의 실시 예 에 따른 DFMA 유닛 ( 320 ) 의 간략 한 블록 도 이 다 . 본 실시 예 에서 , DFMA 유닛 ( 320 ) 은 모든 연산 들 에 대해 이용 되 는 멀티 - 스테이지 파이프라인 을 구현 한다 . 각 프로세서 사이클 에서 , DFMA 유닛 ( 320 ) 은 ( 예 를 들 어 , 도 3 의 발행 유닛 ( 304 ) 으로부터 ) 피연산자 입력 경로 들 ( 502 , 504 , 506 ) 을 통해 3 개 의 새로운 피연산자 ( A 0 , B 0 , C 0 ) 및 연산 코드 경로 ( 508 ) 를 통해 수행 될 연산 을 나타내 는 연산 코드 를 수신 할 수 있 다 . 본 실시 예 에서 , 연산 은 도 4 에 도시 된 임의 의 연산 일 수 있 다 . 연산 이외 에 , 연산 코드 는 유리 하 게 , 피연산자 들 을 위한 입력 포맷 및 결과 에 대해 이용 하 기 위한 출력 포맷 을 나타내 며 , 이 출력 포맷 은 입력 포맷 과 동일 할 수 도 동일 하 지 않 을 수 도 있 다 . 도 4 에 도시 된 연산 이 그 와 연관 된 다수 의 연산 코드 를 가질 수 있 다는 것 에 주목 해야 하 며 , 예 를 들 어 , s 64 출력 을 갖 는 D 2 I 를 위한 하나 의 연산 코드 및 s 32 출력 을 갖 는 D 2 I 를 위한 다른 연산 코드 등 이 있 을 수 있 다 .