메모리 핑거 ( 942 ) 는 슬릿 구조 ( 914 ) ( 즉 , 도 2 에 도시 된 슬릿 구조 ( 214 ) 와 유사 함 ) 에 의해 인접 메모리 핑거 로부터 격리 된다 . 메모리 핑거 ( 942 ) 는 채널 홀 ( 904 a - 904 j ) 을 갖 는 메모리 페이지 ( 908 ) 를 포함 할 수 있 다 . 도 9 에 도시 된 바 와 같이 , TSG 컷 은 생략 되 고 결과 적 으로 전체 메모리 핑거 ( 942 ) 크기 ( 즉 , BL 방향 을 따라 ) 가 감소 되 는데 , 이 는 메모리 핑거 ( 942 ) 의 유효 비트 밀도 를 증가 시킨다 . 따라서 , 메모리 페이지 ( 908 ) 크기 는 ( 도 7 에 도시 된 메모리 아키텍처 에 비해 ) 2 . 5 배 만큼 증가 하 고 , 전체 메모리 블록 크기 및 3 D 메모리 장치 ( 900 ) 크기 가 감소 된다 . 또한 , 도 9 에 도시 된 바 와 같이 , 10 개 의 비트 라인 ( 902 a - 902 j ) 은 페이지 당 10 개 의 채널 홀 ( 904 a - 904 j ) 에 접속 되 고 , 따라서 비트 라인 피치 ( 905 ) 는 채널 홀 피치 ( 906 ) 의 0 . 1 배 이 다 . 감소 된 비트 라인 피치 ( 905 ) 는 정렬 제조 공정 , 예 를 들 어 4 중 리소그래피 패 터닝 에 의해 달성 될 수 있 다 . 채널 홀 ( 904 a - 904 j ) 의 변위 는 또한 비트 라인 ( 902 a - 902 j ) 과 채널 홀 ( 904 a - 904 j ) 접속 사이 에 더 큰 정렬 마진 을 각각 허용 한다 . 3 D 메모리 장치 ( 900 ) 는 더 큰 메모리 페이지 ( 908 ) 크기 및 비트 밀도 ( 즉 , 개별 비트 라인 접속 으로 인한 10 개 의 채널 홀 에 대해 한 페이지 판독 ) , 더 작 은 메모리 핑거 ( 942 ) 크기 ( 즉 , 상단 선택 게이트 ( TSG ) 의 생략 으로 인 함 ) , 더 낮 은 워드 라인 ( WL ) 시상수 로 인한 더 빠른 판독 및 프로그래밍 시간 을 제공 한다 . TSG 는 슬릿 구조 들 ( 914 ) 사이 에서 메모리 핑거 ( 942 ) 의 메모리 페이지 ( 908 ) 의 BL 방향 을 따라 연속 적 이 며 , 채널 홀 ( 904 a - 904 j ) 에 접속 된다 .