이 실시 형태 에서 는 , 전원 전압 ( VDD ) 은 항상 일정 하 며 , DRAM 의 내부 회로 에 공급 되 는 내부 전원 전압 ( VII ) 도 항상 일정 하 다 . 모든 동작 모드 ( MD 1 - 5 ) 에서 , DRAM 의 내부 회로 내 의 클록 비동기 회로 의 동작 타이밍 이 변하 지 않 기 때문 에 , 동작 모드 ( MD 1 - 5 ) 의 변경 에 의한 DRAM 의 오동작 을 방지 할 수 있 다 . 특히 , 도 5 에 도시 하 는 메모리 코어 ( 30 ) 의 동작 마진 이 저하 하 는 것 을 방지 할 수 있 다 . 예컨대 , 동작 마진 은 , 센스 앰프 ( SA ) 에 의한 데이터 의 독 출 마진 및 메모리 셀 ( MC ) 의 데이터 유지 마진 ( 데이터 유지 시간 ) 이 다 . 여기 서 , 클록 비동기 회로 는 , 클록 동기 회로 사이 에 배치 되 는 조합 회로 이 다 .