본 개시 의 일 실시 예 에 따른 제 1 반도체 패키지 ( 100 a ) 는 재 배선 층 ( 105 ) 및 제 1 유비 엠 ( 108 a ) 이 각각 제 1 절연 층 ( 103 ) 및 제 2 절연 층 ( 106 ) 에 매립 될 수 있 어서 , 제 1 도전 성 비아 ( 104 ) , 재 배선 층 ( 105 ) , 제 2 도전 성 비아 ( 107 ) , 및 제 1 유비 엠 ( 108 a ) 의 두께 의 합 은 제 1 절연 층 ( 103 ) 및 제 2 절연 층 ( 106 ) 의 두께 의 합 과 실질 적 으로 동일 할 수 있 다 .