최근 반도체 소자 의 고집 적 화 경향 에 따라 , 워드 라인 사이 의 기생 커패시턴스 에 의해 문턱 전압 특성 등 이 달라지 는 문제점 이 발생 한다 . 이 에 따라 , 상기 기생 커패시턴스 를 감소 시킬 수 있 는 반도체 소자 제조 방법 이 요구 되 고 있 으며 , 그 일환 으로서 워드 라인 사이 에 에 어 갭 을 형성 하 는 방법 이 연구 되 고 있 다 . 하지만 , 원 하 는 크기 를 갖 는 에어 갭 을 효과 적 으로 형성 하 는 방법 은 많이 개발 되 어 있 지 않 다 . 특히 , 게이트 구조물 의 밀도 가 서로 다른 영역 들 을 포함 하 는 반도체 소자 에 에 어 갭 을 형성 하 는 공정 은 효율 적 으로 수행 되 기 어렵 다 .