도 1 , 2 및 7 을 참조 하 면 , 이후 에 상기 베이스 기판 ( 120 ) 상 에 원시 패 시베이 션 막 ( 128 ') 을 형성 하 여 상기 게이트 패드 ( 132 ) , 상기 게이트 라인 ( 137 ) , 상기 데이터 패드 ( 131 ) , 상기 데이터 라인 ( 136 ) , 상기 박막 트랜지스터 ( TFT ) 및 상기 보상 패턴 ( 175 ) 을 커버 한다 .