보상 조정 의 제 1 단계 및 제 2 단계 의 결과 로서 , 제 1 및 제 2 커패시터 사이 의 전압 차이 는 도 16 c 에 예시 된 바 와 같이 , 2 개 의 PMOS 디바이스 에 의해 생성 된 오프셋 전류 ( 예 를 들 어 , 보상 전류 ) 의 차이 를 나타낼 수 있 다 . 보상 조정 은 조정 의 제 1 및 제 2 단계 사이 에 임의 의 동일 한 프로그램 가능 한 전류 공급원 ( 120 ) 집합 에 구현 될 수 있 고 , 제 1 또는 제 2 단계 에서 제 1 합산 노드 ( 130 ) 또는 네거티브 합산 노드 ( 140 ) 중 하나 에 대해 동작 하 도록 이루어질 수 있 음 에 유의 하 여야 할 것 이 다 . 또한 , 회로 ( 100 ) 내 에 구현 된 트랜지스터 는 n - 채널 금속 - 산화물 반도체 전계 효과 ( NMOS ) 일 수 있 는 반면 , 공통 - 모드 회로 ( 156 ) 의 트랜지스터 는 PMOS 일 수 있 고 , NMOS 트랜지스터 및 PMOS 트랜지스터 의 배치 는 뒤집히 거나 스위치 될 수 있 으며 , 공통 - 모드 회로 ( 156 ) 는 NMOS 트랜지스터 와 PMOS 트랜지스터 가 차동 전류 회로 ( 151 ) 가 구비 된 다른 영역 에 구현 되 도록 구성 될 수 있 다 .