이상 에서 살펴본 바 와 같이 , 본 발명 의 반도체 메모리 장치 는 하프 뱅크 구조 에서 상부 하프 뱅크 들 ( BK 0 ~ BK 3 ) 에 대응 되 는 입출력 감지 증폭기 들 ( IOSA 0 ~ IOSA 3 ) 과 하부 하프 뱅크 들 ( BK 4 ~ BK 7 ) 에 대응 되 는 입출력 감지 증폭기 들 ( IOSA 4 ~ IOSA 7 ) 이 서로 다른 글로벌 입출력 라인 ( RGIO _ UP , RGIO _ DN ) 을 통해 데이터 를 전달 하 는 구조 를 갖 는다 . 그리고 , 두 글로벌 입출력 라인 ( RGIO _ UP , RGIO _ DN ) 중 어느 하나 에서 전달 된 데이터 는 리피터 ( 36 ) 를 통해 증폭 되 어 글로벌 입출력 라인 ( RGIO ) 으로 전달 된다 .