드레 인 선택 트랜지스터 들 ( DST ) 중 에서 제 1 방향 ( X ) 으로 배열 된 트랜지스터 들 의 게이트 들 은 동일 한 드레 인 선택 라인 ( 예 를 들 어 DSL 0 ) 에 공통 으로 연결 되 지만 , 제 2 방향 ( Y ) 으로 배열 된 트랜지스터 들 은 서로 다른 드레 인 선택 라인 들 ( DSL 1 ~ DSL 3 ) 에 연결 될 수 있 다 . 예 를 들 면 , 제 2 방향 ( Y ) 을 따라 드레 인 선택 트랜지스터 들 ( DST ) 이 순차 적 으로 배열 된다고 가정 하 면 , 첫 번 째 드레 인 선택 트랜지스터 ( DST ) 로부터 제 1 방향 ( X ) 으로 배열 되 고 다른 스트링 들 ( ST ) 에 포함 된 드레 인 선택 트랜지스터 들 ( DST ) 의 게이트 들 은 제 1 드레 인 선택 라인 ( DSL 0 ) 에 연결 될 수 있 다 . 제 1 드레 인 선택 라인 ( DSL 0 ) 에 연결 된 드레 인 선택 트랜지스터 들 ( DST ) 로부터 제 2 방향 ( Y ) 으로 배열 된 드레 인 선택 트랜지스터 들 ( DST ) 은 제 2 내지 제 4 드레 인 선택 라인 들 ( DSL 1 ~ DSL 3 ) 에 순차 적 으로 연결 될 수 있 다 . 따라서 , 선택 된 메모리 블록 내 에서 는 선택 된 드레 인 선택 라인 에 연결 된 메모리 스트링 들 ( ST ) 이 선택 될 수 있 고 , 나머지 비 선택 된 드레 인 선택 라인 들 에 연결 된 메모리 스트링 들 ( ST ) 은 비 선택 될 수 있 다 .