도 7 은 제 2 외부 루프 업데이트 설계 에 따른 내부 및 외부 루프 들 의 동작 을 나타낸다 . 외부 루프 는 원 하 는 페이징 성능 을 달성 하 기 위해서 목표 셋 업 시간 을 조정 할 수 있 다 . 내부 루프 는 실제 셋 업 시간 이 목표 셋 업 시간 과 일치 하 도록 그 선택 되 는 셋 업 시간 을 결정 할 수 있 다 . 실제 셋 업 시간 은 위 에서 설명 된 바 와 같이 다양 한 팩 터 들 로 인해 목표 셋 업 시간 에 대해 변동 할 수 있 다 . 디 코딩 에러 레이트 가 시간 T 1 에서 Th 2 임계 치 를 초과 할 때 , 목표 셋 업 시간 은 페이징 성능 을 향상 시키 기 위해 더 큰 업 스텝 크기 만큼 증가 된다 . 그 목표 셋 업 시간 은 디 코딩 에러 레이트 가 Th 1 임계 치 아래 로 떨어질 때 시간 들 T 2 , T 3 및 T 4 각각 에서 더 작 은 다운 스텝 크기 만큼 감소 된다 . 도 7 에 도시 된 예 에서 , 초기 기간 은 N = 100 개 의 페이징 경우 들 을 커버 하 고 , 목표 셋 업 시간 은 적어도 100 개 의 페이징 경우 들 이 지나간 이후 에 감소 된다 .