도 2 에 도시 된 바 와 같이 , 반도체 기판 ( 21 ) 상 에 터널 산화 막 ( 22 ) 이 형성 되 고 , 터널 산화 막 ( 22 ) 상부 에 플로팅 게이트 ( 23 ) 가 형성 되 고 , 플로팅 게이트 ( 23 ) 상부 에 제 1 유전 막 ( 24 ) 과 제 1 유전 막 ( 24 ) 보다 유전 상수 가 큰 제 2 유전 막 ( 25 ) 이 차례 로 형성 된 유전 막 ( 26 ) 이 형성 된다 . 이어서 , 유전 막 ( 26 ) 상 에 컨트롤 게이트 ( 27 ) 가 형성 된다 .