도 5 는 도 3 의 데이터 출력 클록 제 어 회로 를 예시 한 다른 상세 회로도 이 다 . 도 5 에 도시 된 바 와 같이 , 도 3 의 데이터 출력 클록 제 어회 로 는 카스 레이턴 시 신호 ( CLsig ) 가 ' 하이 ( HIGH ) ' 로 인 에 이 블 될 때 구동 되 어 내부 클록 ( dCLK ) 을 소정 시간 만큼 지연 시킨 후 이 를 CL 내부 클록 ( dCLK _ CL ) 으로 출력 하 는 인버터 ( INV 1 , INV 2 ) 와 딜레이 부 ( delay ) 및 카스 레이턴 시 신호 ( CLsig ) 가 ' 로우 ( LOW ) ' 로 디제이 블 될 때 구동 되 어 내부 클록 ( dCLK ) 을 지연 없이 전달 하 여 CL 내부 클록 ( dCLK _ CL ) 으로 출력 하 는 인버터 ( INV 3 , INV 4 ) 포함 한다 . 딜레이 부 ( delay ) 의 구성 및 딜레이 부 ( delay ) 가 내부 클록 ( dCLK ) 을 지연 시키 는 소정 의 시간 은 도 4 에서 설명 한 것 과 동일 하 므로 상세 한 설명 은 생략 한다 .