일실 시예 에서 , 제 1 슬롯 은 제 3 슬롯 과 동일 하 다 . 제 1 디바이스 는 UCI 페이로드 를 생성 할 수 있 다 . UCI 페이로드 는 하나 이상 의 HARQ - ACK 들 을 지시 하 는 제 1 개 수의 HARQ - ACK 비트 들 을 갖 는 하나 이상 의 제 1 비트 들 을 포함 한다 . UCI 페이로드 는 하나 이상 의 HARQ - ACK 들 을 지시 하 는 제 2 개 수의 SL HARQ - ACK 비트 들 을 갖 는 하나 이상 의 제 2 비트 들 을 포함 한다 . 하나 이상 의 제 1 비트 들 은 ( UCI 페이로드 에서 ) 하나 이상 의 제 2 비트 들 로 이어지 고 및 / 또는 연결 된다 . 업 링크 리소스 는 하나 이상 의 제 1 DCI 들 및 하나 이상 의 제 2 DCI 들 의 마지막 수신 된 DCI ( 예 를 들 어 , 가장 최근 에 수신 된 DCI ) 에 기반 하 여 도출 될 수 있 다 ( 예 를 들 어 , 마지막 수신 된 DCI 는 하나 이상 의 PDSCH 들 을 스케줄링 하고 제 3 슬롯 을 지시 하 거나 하나 이상 의 사이 드링크 리소스 들 을 스케줄링 하고 제 3 슬롯 을 지시 하 는 것 중 적어도 하나 를 수행 하 는 가장 최근 에 수신 된 DCI 에 해당 할 수 있 다 ) . 대안 적 으로 및 / 또는 추가 적 으로 , UCI 페이로드 는 제 3 슬롯 에서 업 링크 리소스 에서 송신 될 수 있 다 .