도 4 를 참조 하 면 , 본 발명 의 실시 예 에 따른 다수 의 메모리 뱅크 구조 를 갖 는 반도체 메모리 소자 는 , 3 비트 의 뱅크 어드레스 ( BANK _ ADD < 3 Bit >) 와 12 비트 의 어드레스 ( ADD < 12 Bit >) 를 입력 받 아 12 비트 의 로우 어드레스 신호 ( ROW _ ADD < 0 : 11 >) 와 8 비트 의 뱅크 그룹 선택 신호 ( BANKT < 0 : 7 >) 를 출력 하 기 위한 어드레스 입력 부 ( 400 ) 와 , 액티브 커맨드 ( ACT ) 에 응답 하 여 로우 펄스 ( ROWP ) 를 생성 하 기 위한 커맨드 디코더 ( 420 ) 와 , 다수 의 뱅크 를 포함 하 는 메모리 뱅크 쿼터 ( 440 , 450 , 460 , 470 ) 와 , 로우 펄스 ( ROWP ) 와 제 1 뱅크 그룹 선택 신호 ( BANKT < 0 : 3 >) 에 응답 하 여 메모리 뱅크 쿼터 ( 440 , 450 , 460 , 470 ) 에 속한 다수 의 뱅크 중 제 1 그룹 에 속하 는 뱅크 ( BANK 0 , BANK 1 , BANK 2 , BANK 3 ) 에 로우 어드레스 신호 ( ROW _ ADD < 0 : 11 >) 를 전달 하 기 위한 제 1 주소 전달 제 어부 ( 480 ) , 및 로우 펄스 ( ROWP ) 와 제 2 뱅크 그룹 선택 신호 ( BANKT < 4 : 7 >) 에 응답 하 여 메모리 뱅크 쿼터 ( 440 , 450 , 460 , 470 ) 에 속한 다수 의 뱅크 중 제 2 그룹 에 속하 는 뱅크 ( BANK 4 , BANK 5 , BANK 6 , BANK 7 ) 에 로우 어드레스 신호 ( ROW _ ADD < 0 : 11 >) 를 전달 하 기 위한 제 2 주소 전달 제 어부 ( 490 ) 을 구비 한다 .