본 발명 은 주변 ( peripheral ) 영역 의 소자 분리 막 을 일부 두께 식각 하 여 셀 ( cell ) 영역 의 소자 분리 막 높이 를 상대 적 으로 높인 상태 에서 리 세스 게이트 형성 공정 을 진행 함 으로써 , 셀 영역 의 소자 분리 막 에 형성 되 는 기생 게이트 ( parasitic gate ) 와 셀 트랜지스터 간 의 물리 적 인 거리 ( 인접 하 고 있 는 셀 트랜지스터 채널 영역 과 의 거리 ) 를 증가 시킬 수 있 게 된다