반도체 산업 이 더 높 은 디바이스 밀도 , 더 높 은 성능 및 더 낮 은 비용 을 추구 하 여 나노미터 기술 프로세스 노드 로 발전함 에 따라 , 제조 및 설계 이슈 로부터 의 난제 로 인해 FinFET ( fin field effect transistor ) 및 GAA ( gate - all ­ around ) FET 를 포함 하 는 멀티 - 게이트 전계 효과 트랜지스터 ( FET ) 와 같 은 3 차원 설계 가 개발 되 었 다 . FinFET 에서 는 , 게이트 전극 층 이 채널 영역 의 3 개 의 측면 표면 에 인접 하 며 게이트 유전체 층 이 그 사이 에 개재 된다 . 게이트 구조물 이 3 개 의 표면 상 에서 핀 을 둘러싸 기 ( 감싸 기 ) 때문 에 , 트랜지스터 는 본질 적 으로 핀 또는 채널 영역 을 통한 전류 를 제어 하 는 3 개 의 게이트 를 갖 는다 . FinFET 의 전류 구동 용량 은 일반 적 으로 채널 영역 에서 의 핀 의 수 , 핀 폭 및 핀 높이 에 의해 결정 된다 .