제 1 층간 절 연막 ( 150 ) 상 에 는 제 2 도전 층 이 배치 된다 . 제 2 도전 층 은 제 1 층간 절 연막 ( 150 ) 상 에 배치 되 는 제 2 소스 전극 ( 430 ) 과 제 2 드레 인 전극 ( 440 ) , 및 제 2 반도체 층 중 일부 , 예 를 들 어 제 1 산화물 층 ( 370 ) 상 에 배치 되 는 제 1 게이트 전극 ( 310 ) 을 포함 할 수 있 다 . 상술 한 바 와 같이 제 1 층간 절 연막 ( 150 ) 은 제 1 활성 층 ( 350 ) 및 제 1 산화물 층 ( 370 ) 과 중첩 하 지 않 도록 형성 되 고 , 제 1 산화물 층 ( 370 ) 상 에 배치 되 는 제 1 게이트 전극 ( 310 ) 은 제 1 층간 절 연막 ( 150 ) 이 형성 된 뒤 에 배치 될 수 있 다 . 즉 , 구동 트랜지스터 ( DRT ) 의 제 1 게이트 전극 ( 310 ) 은 제 1 스위칭 트랜지스터 ( SCT ) 의 제 2 소스 전극 ( 430 ) 및 제 2 드레 인 전극 ( 440 ) 과 동일 한 공정 에서 형성 될 수 있 다 .