제 1 층간 유전 막 ( 157 a ) 이 상기 기판 ( 100 ) 전면 상 에 배치 될 수 있 다 . 상기 제 1 게이트 유전 패턴 ( 207 a , 210 a ) 및 제 1 게이트 전극 ( 240 a ) 은 제 1 트랜지스터 영역 ( 50 ) 내 제 1 층간 유전 막 ( 157 a ) 내 에 정의 된 제 1 개 구부 ( 260 a ) 내 에 배치 될 수 있 으며 , 상기 제 2 게이트 유전 패턴 ( 207 b , 210 b ) 및 제 2 게이트 전극 ( 240 b ) 은 제 2 트랜지스터 영역 ( 60 ) 내 제 1 층간 유전 막 ( 157 a ) 내 에 정의 된 제 2 개 구부 ( 260 b ) 내 에 배치 될 수 있 다 . 절연 스 페이서 들 ( 138 ) 이 상기 제 1 층간 유전 막 ( 157 a ) 및 제 1 게이트 전극 ( 240 a ) 의 측벽 사이 , 및 상기 제 1 층간 유전 막 ( 157 a ) 및 제 2 게이트 전극 ( 240 b ) 의 측벽 사이 에 각각 배치 될 수 있 다 . 상기 제 1 및 제 2 게이트 전극 들 의 측벽 들 과 인접 한 절연 스 페이서 들 ( 138 ) 은 상기 제 1 및 제 2 개 구부 들 ( 260 a , 260 b ) 의 내 측벽 들 에 각각 해당 할 수 있 다 . 상기 제 1 고유 전 패턴 ( 210 a ) 의 연장 부 는 상기 제 1 개 구부 ( 260 a ) 의 내 측벽 및 상기 제 1 게이트 전극 ( 240 a ) 의 측벽 사이 에 개재 될 수 있 으며 , 상기 제 2 고유 전 패턴 ( 210 b ) 의 연장 부 는 상기 제 2 개 구부 ( 260 b ) 의 내 측벽 및 상기 제 2 게이트 전극 ( 240 b ) 의 측벽 사이 에 개재 될 수 있 다 .