또한 , 상기 제 2 트랜지스터 ( TR 2 ) 의 소스 단자 는 상기 데이터 라인 ( DL ) 과 연결 되 고 상기 제 1 트랜지스터 ( TR 1 ) 의 게이트 단자 는 상기 제 3 트랜지스터 ( TR 3 ) 의 드레 인 단자 와 연결 되 고 상기 제 2 트랜지스터 ( TR 2 ) 의 게이트 단자 는 상기 제 3 트랜지스터 ( TR 3 ) 의 소스 단자 와 연결 된다 . 상기 제 3 트랜지스터 ( TR 3 ) 의 게이트 단자 는 상기 제 1 트랜지스터 ( TR 1 ) 의 소스 단자 와 상기 제 2 트랜지스터 ( TR 2 ) 의 드레 인 단자 가 서로 연결 된 제 1 노드 ( nd 1 ) 에 연결 된다 .