도 2 b 를 참조 하 면 , 메모리 셀 어레이 ( 210 ) 는 기판 ( Psub ) 위 에 N 웰 ( NWELL ) 을 생성 하 고 , N 웰 의 영역 에 P 웰 ( PWELL ) 을 생성 한 후 , P 웰 영역 에 제작 된다 . 또한 P 웰 영역 에 는 비트 라인 선택 부 ( 221 ) 가 생성 되 어 제 1 내지 제 4 NMOS 트랜지스터 ( MN 1 내지 MN 4 ) 가 제작 된다 . 제 1 내지 제 4 NMOS 트랜지스터 ( MN 1 내지 MN 4 ) 는 저전압 용 이 기 때문 에 P 웰 의 적 은 면적 을 차지 하 여 제작 이 가능 하 다 .