도 2 내지 도 4 는 다양 한 제조 단계 에서 의 반도체 디바이스 ( 200 ) 의 일부 의 도식 적 인 단편 적 3 차원 투시도 이 다 . 일부 실시 예 에서 , 반도체 디바이스 ( 200 ) 는 , 도 1 을 참조 하 여 위 에서 논의 한 FinFET 디바이스 ( 10 ) 와 같 은 FinFET 디바이스 로서 구현 될 수 있 다 . 도 2 를 참조 하 면 , 반도체 디바이스 ( 200 ) 는 PMOS 영역 ( 210 ) 및 PMOS 영역 ( 210 ) 으로부터 멀리 위치 된 NMOS 영역 ( 220 ) 을 포함 할 수 있 다 . PMOS 영역 ( 210 ) 과 NMOS 영역 ( 220 ) 둘 다 는 기판 ( 230 ) 위 에 형성 되 며 , 이 는 도 1 의 기판 ( 102 ) 의 실시 예 일 수 있 다 . 일부 실시 예 에서 , 기판 ( 230 ) 은 실리콘 기판 을 포함 한다 . PMOS 영역 ( 210 ) 과 NMOS 영역 ( 220 ) 둘 다 는 , 기판 ( 230 ) 위 에 형성 된 격리 구조물 ( 240 ) 을 또한 포함 한다 . 격리 구조물 ( 240 ) 은 도 1 의 격리 구조물 ( 108 ) 의 실시 예 일 수 있 다 . 일부 실시 예 에서 , 격리 구조물 ( 240 ) 은 얕 은 트렌치 격리 ( STI ) 를 포함 할 수 있 다 .