상기 의 구조 에서 소스 셀렉 트 라인 용 도전 층 ( 212 d ) 에 의해 다층막 이 형성 된 제 1 수직 채널 층 ( 230 A ) 이 둘러싸인 부분 은 소스 셀렉 트 트랜지스터 ( SST ) 가 되 고 , 드레 인 셀렉 트 라인 용 도전 층 ( 212 d ) 에 의해 제 2 수직 채널 층 ( 230 B ) 이 둘러싸인 부분 이 드레 인 셀렉 트 트랜지스터 ( DST ) 가 된다 . 각각 의 워드 라인 들 ( WL 0 ~ WLn ) 에 의해 다층막 이 형성 된 제 1 및 제 2 수직 채널 층 들 ( 230 A , 230 B ) 이 각각 둘러싸인 부분 이 메모리 셀 들 ( C 0 ~ Cn ) 이 된다 . 이 로써 , 소스 셀렉 트 트랜지스터 ( SST ) 와 제 1 메모리 그룹 의 메모리 셀 들 ( C 0 ~ Ck ) 은 소스 라인 ( 234 ) 과 기판 ( 200 ) 사이 에 수직 으로 배열 되 고 , 드레 인 셀렉 트 트랜지스터 ( DST ) 와 제 2 메모리 그룹 의 메모리 셀 들 ( Cn ~ Ck + 1 ) 은 비트 라인 ( 240 ) 과 기판 ( 200 ) 사이 에 수직 으로 배열 된다 .