최근 , 고집 적 모스 펫 ( MOSFET ) 소자 의 디자인 룰 이 100 nm 급 이하 로 급격히 감소 함 에 따라 그 에 대응 하 여 트랜지스터 의 채널 길이 ( Length ) 와 폭 ( Width ) 이 감소 하 고 있 고 , 아울러 , 접합 영역 으로 의 도핑 농도 는 증가 하 여 전계 ( Electric Field ) 증가 에 따른 접합 누설 전류 는 증가 하 고 있 다 . 이 로 인해 기존 의 플래너 ( Planer ) 채널 구조 를 갖 는 트랜지스터 의 구조 로 는 고집 적 소자 에서 요구 하 는 문턱 전압 값 을 얻 기 가 어려워 지 게 되 었 고 , 리플레 쉬 ( Refresh ) 특성 을 향상 시키 는 데 한계점 에 이르 게 되 었 다 .