도 1 d 를 참조 하 면 , 상기 제 2 게이트 유전 막 ( 25 ) 을 갖 는 반도체 기판 상 에 제 2 폴리 실리콘 막 을 형성 한다 . 이어서 , 상기 제 2 폴리 실리콘 막 을 패 터닝 하 여 상기 활성 영역 ( 3 ) 을 가로지르 며 상기 부유 게이트 ( 10 a ) 와 부분 적 으로 중첩 하 는 제어 게이트 ( 30 ) 를 형성 한다 . 상기 제어 게이트 ( 30 ) 및 상기 부유 게이트 ( 10 a ) 에 인접 하 는 상기 활성 영역 ( 3 ) 에 소스 / 드레 인 영역 ( 35 ) 을 형성 한다 .