특히 , 본 실시 예 에서 의 반도체 메모리 소자 는 상기 반도체 기판 ( 20 ) 표면 으로부터 상부 로 형성 되 면서 상기 게이트 스 페이서 ( 24 ) 와 실질 적 으로 충분 하 게 면접 하 는 소스 / 드레 인 ( 26 a , 26 b ) 을 포함 한다 . 즉 , 본 실시 예 에서 는 상기 소스 / 드레 인 ( 26 a , 26 b ) 을 상기 게이트 패턴 ( 22 ) 의 폭 이 약 0 . 35 ㎛ 이하 에서 도 쇼트 채널 효과 를 개선 시킬 수 있 는 엘리 베이 티 드 구조 를 적용 한다 .