상기 목적 을 달성 하 기 위한 다른 관점 에서 본 발명 은 , 동작 부하 로 인한 소자 파괴 를 방지 하 는 반도체 소자 의 정전 방지 회로 구조 로서 , 반도체 기판 의 그 양측 표면 에 각각 소스 / 드레 인 영역 을 포함 하 며 , 각 트랜지스터 영역 에 NMOS 형 게이트 전극 및 PMOS 형 게이트 전극 이 각각 쌍 으로 형성 되 고 , 어느 하나 의 트랜지스터 영역 에 인접 하 는 다른 트랜지스터 영역 의 게이트 전극 이 접지 되 어 있 는 다수 의 게이트 전극 들 과 , 상기 어느 하나 의 트랜지스터 영역 과 상기 다른 트랜지스터 영역 을 분리 하 는 적어도 2 개 의 소자 분리 막 을 포함 하 는 반도체 소자 의 정전 방지 회로 구조 를 제공 한다 .