도 49 A 및 49 B 는 여기 서 케이스 2 로서 지칭 되 는 구성 과 일치 될 본 발명 의 다른 실시 예 에 따른 메모리 제어기 를 도시 한 것 이 다 . 도 49 A 및 49 B 에 도시 된 메모리 제어기 의 구조 는 도 43 A 및 43 B 의 구조 와 유사 하 다 . 도 49 A 및 49 B 에 도시 된 메모리 제어기 는 모드 검출 논리 회로 를 갖 지 않 고 , 구성 요소 ID 레지스터 ( 2520 ) 에 의해 제공 되 는 ID 의 LSB 를 반전 시킬 부가 적 인버터 ( 2521 ) 를 갖 는다 . 제 2 케이스 의 타이밍 도 는 실질 적 으로 , 모든 메모리 디바이스 가 온 - PLL 을 가지 기 때문 에 ( 도 39 참조 ) ID 생성 동안 에 제 1 케이스 에 대한 것 과 유사 할 수 있 다 .