도 4 는 제 1 실시 예 에 따른 전압 폴 로워 회로 에 구체 적 인 바이어스 발생 회로 를 부가 된 회로도 이 다 . 도 4 를 참조 하 면 , 저항 ( R 3 ) 의 일단 은 전원 ( VDD ) 에 , 타단 이 NMOS 트랜지스터 ( N 4 ) 의 드레 인 ( Drain ) 에 접속 된다 . NMOS 트랜지스터 ( N 4 ) 의 소스 ( Source ) 가 저항 ( R 1 ) 의 일단 에 접속 된다 . 저항 ( R 1 ) 의 타단 은 전류 ( I 1 ) 을 제공 하 는 정전 류 원 의 일단 에 접속 된다 . 정전 류 원 의 타단 은 접지 된다 . 또 , 저항 ( R 2 ) 의 일단 이 전원 ( VDD ) 에 접속 되 고 , 저항 ( R 2 ) 의 타단 은 전류 ( I 2 ) 를 공급 하 기 위한 정전 류 원 의 일단 접속 된다 . 전류 ( I 2 ) 를 공급 하 기 위한 정전 류 원 의 타단 은 접지 된다 . 제 1 바이어스 전압 ( VbiasP ) 은 저항 ( R 1 ) 의 타단 과 전류 ( I 1 ) 을 공급 하 기 위한 정전 류 원 의 일단 및 PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 게이트 ( Gate ) 에 공급 된다 . 또 , 제 2 바이어스 전압 ( VbiasN ) 은 저항 ( R 2 ) 의 타단 과 전류 ( I 2 ) 를 공급 하 기 위한 정전 류 원 의 일단 및 NMOS 캐스 코드 트랜지스터 ( N 3 ) 의 게이트 ( Gate ) 에 공급 된다 . NMOS 트랜지스터 ( N 4 ) 의 게이트 ( Gate ) 는 입력 전압 ( Vin ) 을 제공 받 는다 .