을 갖 는 물리 적 REG 번들 로 매핑 하 는 것 에 의해 수행 될 수 도 있 다 . 서브 블록 인터 리빙 은 CORESET 에 걸쳐 PDCCH 후보 의 REG 번들 을 ( 예 를 들 면 , 강건 하 게 ) 산재 시킬 수 도 있 고 및 / 또는 복수 의 ( 예 를 들 면 , 모든 ) 집 성 레벨 에 대해 잘 작동 할 수 도 있 다 . 기본 서브 블록 인터 리빙 설계 는 , 소정 사이즈 의 CORESET , 예 를 들 면 , 2 의 멱승 의 CORESET 사이즈 를 지원 할 수 도 있 다 ( 예 를 들 면 , 그 사이즈 만 을 지원 할 수 도 있 다 ) . CORESET 의 사이즈 는 REG 번들 의 수 로 환산 될 수 도 있 다 . 서브 블록 인터 리빙 에 기초 한 인터 리빙 설계 는 상이 한 값 의 서브 블록 구획 화 ( partitioning ) ( B ) 를 포함 할 수 도 있 다 . 서브 블록 인터 리빙 에 기초 한 인터 리빙 설계 는 ( 예 를 들 면 , 서브 블록 인터 리빙 을 더욱 일반 적 으로 만들 기 위해 ) 서브 블록 인터 리빙 및 모듈 로 연산 인터 리빙 의 조합 및 / 또는 사슬 연결 ( concatenation ) 을 사용 할 수 도 있 다 . 서브 블록 인터 리빙 및 모듈 로 연산 인터 리빙 의 조합 및 / 또는 사슬 연결 을 위한 접근 법 은 , 다음 의 것 중 하나 이상 을 포함 할 수 도 있 다 . 접근 법 은 Nbundle = N 2 n 을 고려 하 는 것 을 포함 할 수 도 있 는데 , 여기 서 N 은 홀수 이 다 . N 은 임의 의 숫자 일 수 도 있 다 . 그 접근 법 은 ( 예 를 들 면 , 각 각의 ) 논리 적 REG 번들 인덱스 x 2 n + y ( 여기 서 x < N 이 고 y < 2 n 임 ) 를 , z 2 n + 1 로 매핑 하 는 것 을 포함 할 수 도 있 는데 , 여기 서 z = d 이 다 . x mod N , 및 t 는 y 의 이진수 를 역 으로 하 는 것 에 의해 결정 될 수 도 있 다 . x , y , n 및 t 는 임의 적 으로 또는 랜덤 하 게 선택 될 수 도 있 다 .