버터플라이 형 아키텍처 설계 방법론 을 이용 함 으로써 , SRAM ( 100 ) 은 기능 유닛 ( 110 ) 에 의해 제공 되 는 클록 생성기 및 행 디코더 ( 116 ) 에 의해 제공 되 는 행 액세스 와 같 은 다양 한 기능 들 이 SRAM ( 100 ) 의 양측 , 즉 , 고밀도 비트 셀 어레이 ( 102 ) 및 고속 비트 셀 어레이 ( 104 ) 에 의해 공유 되 도록 설계 될 수 있 다 . 이 는 양 유형 의 메모리 를 단일 SRAM ( 100 ) 에 통합 하 여 , 칩 애플리케이션 에서 메모리 자원 의 효율 적 인 할당 을 가능 하 게 한다 . 이러 한 방식 으로 , 프로세서 ( 106 ) 는 필요 할 때 메모리 내 의 워드 의 일부 비트 를 비교 적 신속 하 게 판독 또는 기록 할 수 있 는 반면 , 더 높 은 지연 이 허용 될 수 있 는 메모리 내 의 다른 워드 비트 는 보다 높 은 밀도 로 저장 될 수 있 다 . 도 4 는 이 설계 방법론 을 보여준다 .