상술 한 바 와 같이 하부 기판 상 에 제 1 도전 성 패턴 을 형성 한 후 , 도 9 a 및 도 9 b 에 도시 된 바 와 같이 , 제 2 마스크 공정 을 통해 제 1 도전 성 패턴 을 덮 는 게이트 절 연막 ( 125 ) 상 에 채널 형성 을 위한 활성 층 ( 134 ) 및 오 믹 접촉 층 ( 135 ) 으로 구성 된 반도체 패턴 을 형성 한다 . 여기 서 , 도 9 a 및 도 9 b 는 본 발명 에 따른 반도체 패턴 이 형성 된 박막 트랜지스터 기판 의 평면 도 및 단면도 이 다 .