즉 , 상기 트랜지스터 를 적층 형 소자 내부 에 다 수개 형성 하 고 , 다 수개 의 트랜지스터 의 소스 를 제 1 내지 제 4 하부 도전 막 에 각각 접속 하 고 , 드레 인 을 제 1 내지 제 4 상부 도전 막 에 각각 접속 하 고 , 게이트 를 상기 제 1 및 제 2 외부 단자 와 별도 로 형성 된 제 3 내지 제 6 외부 단자 와 각각 연결 한다 . 이때 , 소스 는 제 1 외 부 단자 와 접속 된 제 1 내지 제 4 하부 도전 성 플러그 와 각각 접속 되 며 , 콜렉터 는 제 2 외부 단자 와 접속 된 제 1 내지 제 4 상부 도전 성 플러그 와 각각 접속 된다 . 상기 게이트 역시 소스 및 드레 인 의 연결 구조 와 동일 하 게 제 3 내지 제 6 외부 단자 ( 1 , 2 , 3 , 4 ) 와 각각 접속 된다 .