본 실시 예의 경우 , 반도체 층 ( 150 _ 1 ) 이 데이터 도전 층 ( 170 _ 1 ) 과 하나 의 마스크 로 패 터닝 되 므로 , 드레 인 전극 ( DE _ 1 ) 과 반도체 층 ( 150 _ 1 ) 사이 에서 미스 얼라인 이 발생 할 여지 가 없 다 . 한편 , 게이트 전극 ( GE _ 1 ) 에 대해서 는 여전히 드레 인 전극 ( DE _ 1 ) 이 제 2 방향 ( d 2 ) 으로 의 미스 얼라인 될 수 있 는데 , 드레 인 전극 ( DE _ 1 ) 이 게이트 전극 ( GE _ 1 ) 상 으로부터 양측 으로 각각 연장 하 는 연결부 ( DE 1 a _ 1 , DE 2 a _ 1 ) 와 보상 부 ( DE 1 b _ 1 , DE 2 b _ 1 ) 를 가짐 으로써 , 제 2 방향 으로 시프트 되 더라도 게이트 전극 ( GE _ 1 ) 과 드레 인 전극 ( DE _ 1 ) 의 중첩 면적 이 동일 하 게 유지 됨 은 도 10 및 도 11 을 참조 하 여 설명 한 바 와 같 다 .