메모리 시스템 이 극도 로 높 은 데이터 속도 ( 가령 , " 초 당 1000 이상 메 가 전송 ( "" MT / s "")) 로 동작 하 기 시작 하 며 "," "" 플라이 - 바이 "" 메모리 위 상학 이 사용 되 어 요구 된 수준 의 시그널 성능 을 달성 하 도록 한다 . 가령 ", 도 1 에서 설명 된 컴퓨터 시스템 ( 100 ) 을 참고 하 면 , " 이 는 메모리 제어기 ( 102 ) 를 통해 이중 인라인 ( Inline ) 메모리 모듈 ( "" DIMM "")( 106 ) 과 통신 하 는 처 리기 를 포함 한다 . 이 컴퓨터 시스템 은 플라이 - 바이 레이아웃 위 상학 ( fly - by layout topology ) 을 가지 며 "," 하나 또는 둘 이상 의 요청 ( RQ ) 신호 ( 들 ) 그리고 한 클록 ( CK ) 을 포함 하 는 제어 신호 가 메모리 제어기 ( 102 ) 로부터 다수 의 동기식 동적 랜덤 접근 메모리 ( "" SDRAM "" 또는 "" DRAM "") 칩 ( 110 - 117 ) 으로 경로 배정 된다 . 이 실시 예 에서 ", 상기 DIMM ( 106 ) 내 상기 제어 신호 및 클록 신호 가 멀티 - 드롭 방식 으로 플라이 - 바이 패스 ( 108 ) 를 사용 하 여 DRAM 칩 ( 110 - 117 ) 각각 으로 연결 된다 . 요청 신호 들 은 주소 신호 들 을 포함 하 며 , 한 실시 예 에서 서로 트레이스 - 길 이 매치 된 ( trace - length matched ) 신호 라인 들 그리고 클록 신호 라인 을 통하 여 전파 된다 . 상기 요청 신호 들 그리고 클록 신호 는 상기 플라이 - 바이 경로 ( 108 ) 를 따라 전파 되 며 상기 DRAM 칩 ( 110 - 117 ) 각각 에 의해 순서 적 으로 수신 된다 . 동시 에 , 상기 데이터 - 스트로브 ( DQS ) 그리고 데이터 ( DQ ) 신호 들 은 DIMM ( 106 ) 내 DRAM 칩 ( 110 - 117 ) 각각 으로 직접 경로 배정 되 며 , 따라서 상기 플라이 - 바이 경로 를 통해 상기 지연 을 발생 시키 지 않 는다 .