본 예 에 따른 메모리 장치 에 있 어서 , 에러 정정 과정 에서 추가 되 는 패리티 비트 는 오리지널 데이터 와 분리 되 어 제 1 메모리 ( 100 ) 보다 높 은 쓰 기 내구 성 을 갖 는 제 2 메모리 ( 200 ) 에 저장 된다 . 일 예 에서 오리지널 데이터 가 쓰여질 어드레스 에 대응 되 는 제 1 메모리 ( 100 ) 의 영역 에 저장 되 어 있 는 덮여 쓰여질 데이터 와 오리지널 데이터 의 각 비트 값 들 을 비교 할 때 , 전체 오리지널 데이터 비트 의 대략 25 % 이하 가 새로운 값 으로 덮 어 써야 하 는 경우 에 는 패리티 비트 는 전체 패리티 비트 의 대략 75 % 가 새로운 값 으로 덮 어 써야 한다 . 따라서 이 와 같 은 경우 , 덮 어 써야 할 비트 수 가 상대 적 으로 많 은 패리티 비트 를 오리지널 데이터 로부터 분리 하 여 쓰 기 내구 성 이 상대 적 으로 더 높 은 제 2 메모리 ( 200 ) 에 저장 함 으로써 비휘발성 메모리 ( 100 ) 의 수명 단축 을 억제 할 수 있 다 .