그리고 , 상기 상부 기판 ( 40 ) 의 상면 에 는 유리 와 같 은 절연물 질 로 된 절연 층 ( 46 ) 이 형성 되 고 , 상기 제 1 외부 전극 ( 34 ) 과 제 2 외부 전극 ( 36 ) 사이 에 도 역시 절연 층 ( 46 ) 이 형성 된다 . 본 발명 의 반도체 패키지 를 인쇄 회로 기판 에 표면 실장 할 경우 솔 더링 을 위해 미리 도금 을 하 게 된다 . 바리스 터 는 반도체 성 재료 로서 도금 진행시 표면 이 도체 로 변하 게 된다 . 이 에 의해 , 제 1 외부 전극 ( 34 ) 및 제 2 외부 전극 ( 36 ) 사이 의 바리스 터 표면 에 도금 층 이 형성 되 어 전기 적 쇼트 현상 이 일어난다 . 따라서 , 이 를 방지 하 기 위해 상부 기판 ( 40 ) 의 표면 및 상기 제 1 외부 전극 ( 34 ) 과 제 2 외부 전극 ( 36 ) 사이 에 절연 층 ( 46 ) 을 형성 시키 는 것 이 다 . 다시 말 해서 , 상부 기판 ( 40 ) 의 표면 및 상호 이격 된 제 1 외부 전극 ( 34 ) 과 제 2 외부 전극 ( 36 ) 에 의해 표면 이 덮힌 하부 기판 ( 30 ) 의 표면 은 도금 공정 시 Ni , Ag 등 의 도금 층 이 형성 되 는데 , 바리스 터 재료 는 재료 특성 인 반도체 성 으로 인해 도금 번짐 이 발생 되 어 제 1 외부 전극 ( 34 ) 및 제 2 외부 전극 ( 36 ) 을 구분 할 수 없 게 된다 . 따라서 , 기판 ( 30 , 40 ) 의 표면 중 에서 제 1 및 제 2 외부 전극 ( 34 , 36 ) 이 인쇄 되 지 않 은 모든 부분 에 유리 등 의 절연 물질 을 인쇄 하 고 , 소성 시키 게 되 면 그 제 1 및 제 2 외부 전극 ( 34 , 36 ) 이 인쇄 되 지 않 은 기판 ( 30 , 40 ) 의 표면 에 그 유리 가 녹아들 어 가 코팅 된다 .