두 번 째 방면 으로 , 본 발명 의 실시 예 는 반도체 소자 의 제조 방법 을 제공 하 며 , 이 는 제 1 전극 층 을 제공 하 는 단계 ; 제 1 전극 층 에 위치 하 며 제 1 도핑 농도 를 갖 는 제 1 도전 형 인 기판 층 을 제공 하 는 단계 ; 기판 층 에 위치 하 며 기판 층 에서 먼 제 1 표면 을 구비 하 고 , 제 2 도핑 농도 를 갖 는 제 1 도전 형 인 에피 택 셜 층 을 제공 하 는 단계 ; 제 2 도전 형 이 며 , 제 1 표면 으로부터 에피 택 셜 층 내부 를 향해 연장 되게 설치 되 고 , 제 1 표면 의 정투영 에서 서로 이격 되 어 있 는 다수 의 우물 영역 을 제공 하 는 단계 ; 제 1 표면 상 의 서로 이웃 한 우물 영역 사이 에 설치 되 는 제 1 금속 층 을 포함 하 며 , 제 1 금속 층 과 에피 택 셜 층 사이 에 전위 장벽 높이 가 다른 쇼트 키 접촉 이 형성 되 는 제 2 전극 층 을 제공 하 는 단계 를 포함 한다 .