도 2 는 본 발명 에서 제안 하 는 고유 전률 게이트 절 연막 ( 8 ) 과 금속 게이트 전극 ( 12 ) 을 사용 하 여 제조 된 쇼트 키 장벽 관통 트랜지스터 를 나타낸 단면도 이 다 . 트랜지스터 의 저항 을 효과 적 으로 줄이 기 위해 , 도시 한 쇼트 키 장벽 관통 트랜지스터 의 소오 스 및 드레 인 ( 9 ) 을 실리콘 과 금속 의 화합물 인 실리사이드 로 형성 하 였으며 , 채널 영역 은 고유 전률 절 연막 및 금속 층 으로 형성 된 게이트 전극 이 된다 . 또한 소오 스 와 게이트 , 드레 인과 게이트 간 의 절연 을 위해 게이트 ( 12 ) 의 측벽 에 제 1 절 연막 ( 8 ) 및 제 2 절 연막 ( 11 ) 이 형성 되 어 있 다 . 여기 서 , 상기 제 1 절 연막 ( 8 ) 은 더미 게이트 를 만들 기 전 에 형성 된 절 연막 이 며 , 상기 제 2 절 연막 ( 11 ) 은 더미 게이트 를 제거 하 고 난 후 형성 한 절 연막 이 다 . 구현 에 따라서 는 상기 제 1 절 연막 ( 8 ) 은 상기 제 2 절 연막 ( 11 ) 을 형성 하 기 전 에 완전히 제거 해 버릴 수 도 있 으며 , 상기 제 2 절 연막 ( 11 ) 은 기판 재질 과 관련 없 는 고유 전률 물질 을 별도 로 증착 하 여 형성 시킬 수 있 다 . 상기 게이트 ( 12 ) 는 전체 를 금속 으로 제조 하 여 트랜지스터 의 특성 을 보다 향상 시킬 수 도 있 는데 , 이 는 금속 게이트 ( 12 ) 형성 이 실리사이드 공정 이후 에 진행 되 므로 , 실리사이드 공정 시 금속 게이트 구성 금속 분자 로 인한 게이트 절 연막 ( 11 ) 의 파손 을 염려 하 지 않 아도 되 기 때문 에 가능 해진다 .