본 발명 은 고 신뢰 성 저 누설 다중 문턱 CMOS 래치 회로 ( Multi - threshold CMOS Latch Circuit Having Low Sub threshold Leakage Current ) 에 관한 것 으로 , 특히 MTCMOS 와 같 은 파워 게이팅 기술 이나 VTCMOS 와 같 은 백 바이어스 전압 제어 ( back bias voltage control ) 기술 을 사용 을 지양 하 고 , 고 문턱 소자 와 저 문턱 소자 의 조합 및 저 문턱 전압 의 스택 구조 를 이용 하 여 전체 를 CMOS 로 만 구성 하 는 딥 서브 - 마이크 론 ( Deep Sub - Micron ) 시대 에 적용 할 수 있 는 래치 회로 및 플립플롭 에 관한 것 이 다 .