본 발명 의 실시 예 들 에 따른 메모리 장치 는 기판 상 에 제 1 도전 패턴 을 포함 하 는 제 1 절 연막 ; 상기 제 1 도전 패턴 상 에 적층 된 데이터 저 장막 패턴 및 제 2 도전 패턴 ; 상기 제 2 도전 패턴 상 의 제 2 절 연막 ; 및 상기 제 2 절 연막 을 관통 하 여 상기 제 2 도전 패턴 에 연결 되 는 제 3 도전 패턴 을 포함 한다 . 제 3 도전 패턴 은 상기 제 2 도전 패턴 과 접하 는 하부 패턴 과 상기 하부 패턴 상 의 상부 패턴 을 포함 하 고 , 상기 하부 패턴 의 상부 면 과 상기 상부 패턴 의 하부 면은 부분 적 으로 오버랩 된다 .