하부 패턴 ( 111 ) 위 에 버퍼 층 ( 120 ) 이 위치 하 고 , 그 위 에 복수 의 트랜지스터 ( T 1 , T 2 , T 3 ) 각각 에 대응 하 는 복수 의 액티브 패턴 이 위치 할 수 있 다 . 제 1 트랜지스터 ( T 1 ) 의 액티브 패턴 은 채널 영역 ( 134 _ 1 ) , 소스 영역 ( 133 _ 1 ) 및 드레 인 영역 ( 135 _ 1 ) 을 포함 하 고 , 제 2 트랜지스터 ( T 2 ) 의 액티브 패턴 은 채널 영역 ( 134 _ 2 ) , 소스 영역 ( 133 _ 2 ) 및 드레 인 영역 ( 135 _ 2 ) 을 포함 하 고 , 제 3 트랜지스터 ( T 3 ) 의 액티브 패턴 은 채널 영역 ( 134 _ 3 ) , 소스 영역 ( 133 _ 3 ) 및 드레 인 영역 ( 135 _ 3 ) 을 포함 할 수 있 다 .