이상 , 제 1 실시 형태 에서 는 , 더미 메모리 셀 ( DMC 1 , DMC 2 ) 은 , 제 1 콘택트 의 일부 를 누락 하 여 형성 되 기 때문 에 , 웰 영역 ( NW , PW ) 이 정상 적 으로 형성 되 지 않 는 경우 에 도 , 더미 메모리 셀 ( DMC 1 , DMC 2 ) 에 비 정상 적 인 전원 전류 가 흐르 는 것 을 방지 할 수 있 다 . 환언 하 면 , 웰 영역 ( NW , PW ) 과 확산 층 영역 의 쇼트 에 기인 하 여 , 래치 업 이 발생 하 는 것 을 방지 할 수 있 다 . 래치 업 은 , SRAM 을 탑재 하 는 시스템 의 동작 환경 에 의존 하 여 발생 하 는 경우 가 있 다 . 본 발명 에서 는 , 래치 업 이 발생 하 는 것 을 방지 할 수 있 기 때문 에 , SRAM 의 신뢰 성 을 향상 할 수 있 다 .