도 15 에 도시 된 예 에서 , 소스 동기 클록 구조 는 , 입력 데이터 를 획득 하 도록 위상 시프트 된 내부 클록 을 제공 하 거나 위상 시프트 된 출력 클록 을 제공 하 기 위해 각 구성 요소 ( 예컨대 , 디바이스 ) 내 에 PLL 을 필요 로 한다 . 예컨대 , 수신 된 클록 에지 가 수신 된 데이터 전이 와 일치 하 면 , PLL 은 데이터 입력 신호 D [ 0 : 3 ] 의 데이터 유효 윈도우 내 에 수신 된 입력 SCLKI 및 / SCLKI 신호 를 센터 시키 도록 90 ° 클록 위상 시프트 를 생성 하 는 데 필요 로 된다 . 다른 한편 , SCLKI 및 / SCLKI 신호 의 수신 된 클록 에지 가 수신 된 데이터 유효 윈도우 내 에 센터 되 면 , 90 ° 위상 시프트 된 클록 은 출력 클록 신호 SCLKO 및 상보 출력 클록 신호 / SCLKO ( 이하 , " 제각기 "" SCLKO 신호 "" 및 ""/ SCLKO 신호 "" 라 칭한다 ) 를 생성 시키 는 데 필요 로 된다 . 메모리 디바이스 는 다음 의 설명 에서 이런 후자 모드 에서 동작 하 는 것 으로 추정 될 것 이 다 . "