회로 층 ( 112 ) 은 , 도 8 에 나타내 는 바 와 같이 , 세라믹스 기판 ( 111 ) 의 일방 의 면 에 구리 또는 구리 합금 으로 이루어지 는 구리판 ( 122 ) 이 접합 됨 으로써 형성 되 어 있 다 . 본 실시 형태 에 있 어서 는 , 회로 층 ( 112 ) 을 구성 하 는 구리판 ( 122 ) 으로서 , 무산소 동의 압연 판 이 사용 되 고 있 다 . 이 회로 층 ( 112 ) 에는 , 회로 패턴 이 형성 되 어 있 고 , 그 일방 의 면 ( 도 5 에 있 어서 상면 ) 이 , 반도체 소자 ( 3 ) 가 탑재 되 는 탑 재면 이 다 . 회로 층 ( 112 ) 의 두께 는 0 . 1 mm 이상 2 . 0 mm 이하 의 범위 내 로 설정 되 어 있 고 , 본 실시 형태 에서 는 0 . 6 mm 로 설정 되 어 있 다 .