이후 , 잔여물 제거 공정 동안 상기 희생 층 의 세 개 의 서브 층 중 에서 가장 작 은 에칭 율 을 나타내 는 두 번 째 서브 층 이 형성 된다 ( 단계 807 참조 ) . 상기 두 번 째 서브 층 의 가장 작 은 에칭 율 에 의해 , 상기 컨 턱 터 를 노출 시키 기 위한 오 목부 에치 백 공정 의 잔류 잔여물 및 희생 층 의 세 번 째 서브 층 잔여물 이 완전히 제거 될 수 있 다 . 상기 두 번 째 서브 층 은 작 은 에칭 율 로 인해 안정 적 인 방식 으로 제거 될 수 있 다 . 상기 희생 층 의 세 번 째 서브 층 ( 단계 809 참조 ) 은 비아 바닥 에서 1 미 만 , 바람직 하 게 는 0 . 5 미만 의 스텝 커버리지 ( Step Coverage ) 를 가지 며 , 컨 덕 터 를 노출 시키 기 위해 상기 컨 덕 터 내 에 오 목부 가 형성 되 는 이어지 는 에치 백 공정 ( 단계 811 참조 ) 동안 에 필드 및 트렌치 바닥 영역 보다 비아 바닥 에서 보다 빨리 에치 백 될 수 있 다 . 이러 한 방식 으로 , 다 마신 개구 의 필드 영역 및 트렌치 바닥 을 보호 하 면서 상기 컨 덕 터 내 의 오 목부 가 비아 바닥 에서 우선 적 으로 형성 된다 . 이러 한 오 목부 형성 을 완료 하 면 , 본 실시 예 에서 전도성 확산 배리 어 및 접착 층 을 포함 하 는 전도성 라이너 층 의 증착 이전 에 ( 단계 819 및 821 참조 ) , 선택 적 인 가스 제거 공정 ( 단계 815 참조 ) 및 예비 세정 공정 ( 단계 817 참조 ) 이 수행 된다 . 증착 공정 동안 및 / 또는 이후 에 , 두께 조절 을 위해 라이너 에치 백 공정 ( 단계 819 및 821 참조 ) 에 의해 전도성 라이너 층 이 에치 백 될 수 있 다 . PVD 챔버 에서 시드 층 의 증착 공정 동안 및 / 또는 이후 에 시드 에치 백 공정 과 함께 전도성 라이너 층 위 에 시드 층 이 증착 된다 ( 단계 823 참조 ) . ECD Cu 및 CMP 와 같 은 다마 신 공정 의 나머지 를 수행 함 으로써 , 전도성 라이너 층 에 의해 덮혀 지 는 임베디드 비아 Vx 및 컨 덕 터 Mx + 1 를 가지 는 신규 의 다 마신 인터 커넥트 시스템 이 제조 된다 ( 단계 825 참조 ) . 포토레지스트 증착 및 리 소그라 피 단계 와 같 은 다른 다마 신 공정 단계 들 과 함께 도 8 에 도시 되 는 공정 들 을 반복 함 으로써 , 고 성능 의 멀티 레벨 다 마신 인터 커넥트 시스템 이 고수 율 및 저 비용 으로 제조 될 수 있 다 .