최근 디램 ( DRAM ; Dynamic Random Access Memory ) 과 같 은 반도체 소자 의 집적도 가 증가 함 에 따라 , 반도체 소자 를 구성 하 는 트랜지스터 에서 의 짧 은 채널 효과 ( short channel effect ) 에 의해 여러 가지 문제 들 이 대두 되 고 있 다 . 일 예 로서 문턱 전압 이 채널 길 이나 폭 에 무관 하 다는 일반 적 인 규칙 이 , 특히 100 ㎚ 급 이하 의 채널 구조 에서 는 더 이상 적용 되 지 않 고 있 다 . 따라서 현재 의 플래너 ( planar ) 구조 의 트랜지스터 로 는 원 하 는 문턱 전압 을 얻 기 가 용이 하 지 않 으며 , 더욱이 앞 으로 50 ㎚ 급 이하 의 구 조 에서 는 더욱 더 어렵 다는 것 을 쉽 게 예상 할 수 있 다 .