각각 의 단위 지연 부 ( 310 < 1 : n >) 에 구비 되 는 n 개 의 제 3 낸드 게이트 ( ND 3 < 1 : n >) 는 상기 지연 제어 코드 ( dlycnt < 1 : n >) 한 비트 씩 과 상기 기준 클럭 ( clk _ ref ) 을 각각 입력 받 는다 . 그리고 n 개 의 제 4 낸드 게이트 ( ND 4 < 1 : n >) 는 각각 제 2 낸드 게이트 ( ND 2 < 1 : n >) 의 출력 신호 와 제 3 낸드 게이트 ( ND 3 < 1 : n >) 의 출력 신호 를 입력 받 아 , 상기 단위 지연 클럭 ( udly < 1 : n >) 을 각각 한 개 씩 출력 한다 .