도 21 을 참조 하 면 , 도핑 된 반도체 재료 층 ( 18 L ) 은 예 를 들 어 리소그래피 방법 들 및 에칭 공정 의 조합 에 의해 소스 층 ( 18 ) 으로 패턴 화 될 수 있 다 . 리소그래피 방식 으로 패턴 화 된 포토레지스트 층 은 메모리 어레이 영역 내 에 위치 된 도핑 된 반도체 재료 층 ( 18 L ) 의 부분 만 을 덮 을 수 있 다 . 에칭 공정 은 패턴 화 된 포토레지스트 층 에 의해 덮이 지 않 은 도핑 된 반도체 재료 층 ( 18 L ) 의 부분 들 을 제거 하 는 데 사용 될 수 있 다 . 포토레지스트 층 은 , 예 를 들 어 애 싱에 의해 제거 될 수 있 다 . 소스 층 ( 18 ) 은 메모리 개구 충전 구조물 들 ( 58 ) 내 의 수직 반도체 채널 들 ( 60 ) 각각 의 원위 단부 상 에 직접 형성 되 고 , 지지 기둥 구조물 들 ( 20 ) 내 의 수직 반도체 채널 들 ( 60 ) 중 어떠 한 것 과 도 접촉 하 지 않 는다 . 소스 층 ( 18 ) 의 측 방향 범위 는 메모리 영역 들 ( 100 ) 의 구역 들 내 에 한정 될 수 있 다 . 소스 층 ( 18 ) 은 1 . 0 x 105 S / cm 초과 인 전도도 를 갖 는 도핑 된 반도체 재료 를 포함 한다 . 선택 적 으로 , 유전체 패 시베이 션 층 ( 도시 되 지 않 음 ) 이 교번 하 는 스택 ( 32 , 46 ) , 단차 형 유전체 재료 부분 ( 65 ) , 및 소스 층 ( 18 ) 위 에 형성 될 수 있 다 .