도 4 a 및 4 b 는 본 발명 의 다수 의 실시 예 에 따르 는 메모리 디바이스 내 데이터 이동 을 위한 회로 를 도시 하 는 또 다른 개략 도 를 나타낸다 . 도 1 b 및 도 1 c 에 도시 되 고 도 4 a 및 4 b 에서 더 상세히 도시 된 바 와 같이 , DRAM 메모리 디바이스 의 뱅크 섹션 이 , 도 4 a 및 4 b 에서 짧 은 디 지트 라인 서브 어레이 0 ( 425 - 0 ) 및 긴 디 지트 라인 서브 어레이 N - 1 ( 426 - N - 1 ) 로 나타나 는 복수 의 서브 어레이 를 포함 할 수 있 다 .