이 와 관련 하 여 전술 을 참조 하 면 , 상기 복수 의 픽셀 회로 영역 ( 20 ) 각각 에 는 서미스터 가 배치 될 수 있 다 . 또는 , TFT 회로 층 ( 127 ) 과 적층 되 는 서미스터 층 ( 도 6 의 129 ) 에 포함 된 복수 의 서미스터 는 상기 TFT 회로 층 ( 127 ) 의 복수 의 픽셀 회로 영역 ( 20 ) 과 일 대 일 대 응하 도록 배치 될 수 있 다 . 이 에 따라 , 상기 액티브 영역 ( 10 ) 상 에서 상기 복수 의 픽셀 회로 영역 ( 20 ) 과 대응 또는 정렬 되 도록 분획 되 는 상기 복수 의 가상 영역 각각 은 상기 액티브 영역 ( 10 ) 의 하부 에 존재 하 는 복수 의 서미스터 각각 과 일 대 일 대 응할 수 있 다 .