도 11 은 , 본 발명 의 제 2 실시 형태 에 의한 입력 클럭 의 위상 보상 장치 를 사용 한 신호 처리 장치 ( 200 ) 을 나타낸 설명도 이 다 . 도 11 에 도시 한 바 와 같이 본 발명 의 제 2 실시 형태 에 관한 신호 처리 장치 ( 200 ) 는 입력 클럭 의 위상 보상 장치 ( 210 ) 와 복수 의 플립플롭 에 대해 클럭 을 분배 하 는 클럭 트리 ( 260 ) 를 포함 한다 . 도 11 에서 는 , 복수 의 플립플롭 중 하나 로서 DFF ( 270 ) 를 도시 하고 있 다 . 입력 클럭 의 위상 보상 장치 ( 210 ) 는 제 1 PLL ( 220 ) 과 제 2 PLL ( 230 ) 과 전환기 ( 240 ) 를 포함 한다 .