제 1 쉬프 트 레지스터 ( 312 ) 는 제 1 비례 이득 팩터 ( KPN < 1 : 0 >) 에 따라 에러 코드 ( LV < 6 : 0 >) 의 에러 코드 ( LV < 6 : 0 >) 의 하위 비트 그룹 을 쉬프 팅 할 수 있 다 . 제 2 쉬프 트 레지스터 ( 314 ) 는 제 2 비례 이득 팩터 ( KPP < 1 : 0 >) 에 따라 에러 코드 ( LV < 6 : 0 >) 의 에러 코드 ( LV < 6 : 0 >) 의 상위 비트 그룹 을 쉬프 팅 할 수 있 다 . 래치 부 ( 320 ) 는 비례 제어 신호 ( PPULSE ) 에 응답 하 여 제 1 쉬프 트 레지스터 ( 312 ) 의 출력 을 풀 업 제어 신호 ( POUTP < 6 : 0 >) 로 출력 하 고 , 제 2 쉬프 트 레지스터 ( 314 ) 의 출력 을 풀다운 제어 신호 ( POUTN < 6 : 0 >) 로 출력 할 수 있 다 . 바람직 하 게 , 래치 부 ( 320 ) 는 비례 제어 신호 ( PPULSE ) 를 클럭 단자 로 입력 받 는 복수 개 의 D - 플립플롭 들 로 구현 될 수 있 다 .