본 발명 의 일 실시 예 에 따르 면 , 상기 디더링 연산 회로 는 입력 M 비트 서브 픽셀 신호 에서 최상위 [ M - 1 : N ] 비트 와 최 하위 [ N - 1 : 0 ] 비트 를 분리 하 는 데이터 분리기 , 서브 픽셀 단위 로 상기 디더링 마스크 패턴 값 과 상기 최하위 [ N - 1 : 0 ] 비트 값 을 비교 하 여 , 최 하위 [ N - 1 : 0 ] 비트 값 이 상기 디더링 마스크 패턴 값 보다 큰 경우 에 는 ' 1 ' 을 출력 하 고 , 그렇 지 않 은 경우 에 는 ' 0 ' 을 출력 하 는 비교기 및 상기 최상위 [ M - 1 : N ] 비트 값 의 최 하위 비트 값 에 상기 비교기 의 출력 값 을 더 하 여 디더링 처리 된 ( M - N ) 비트 의 서브 픽셀 신호 를 출력 하 는 합 산기 를 포함 함 을 특징 으로 한다 .