일 실시 예 에서 , 3 차원 메모리 디바이스 는 기판 ( 8 ) 위 에 놓이 는 전계 효과 트랜지스터 들 ( 710 ) ; 전계 효과 트랜지스터 들 ( 710 ) 위 에 놓이 고 교번 스택 들 {( 132 , 232 ) , ( 146 , 142 '), ( 246 , 242 ')} 아래 에 놓이 고 하부 레벨 금속 상호 접속 구조물 들 ( 780 ) 을 임 베드 하 는 하부 레벨 유전체 재료 층 들 ( 760 ) ; 제 1 교번 스택 {( 132 , 232 ) , ( 146 , 142 '), ( 246 , 242 ')} 내 의 각자 의 전기 전도성 층 ( 146 , 246 ) 과 접촉 하 는 콘택트 비아 구조물 들 ( 예컨대 , 계단 영역 콘택트 비아 구조물 들 ( 86 ) ) ; 및 유전체 재료 부분 위 에 놓이 고 콘택트 비아 구조물 들 과 접촉 하 는 상부 레벨 금속 상호 접속 구조물 들 ( 95 , 96 , 97 , 98 , 99 ) - 접속 비아 구조물 은 하부 레벨 금속 상호 접속 구조물 들 ( 780 ) 의 각자 의 하부 레벨 금속 상호 접속 구조물 및 상부 레벨 금속 상호 접속 구조물 들 ( 95 , 96 , 97 , 98 , 99 ) 의 각자 의 상부 레벨 금속 상호 접속 구조물 과 접촉 함 - 을 포함 한다 .