상술 한 구조 의 반도체 소자 는 상기 반도체 기판 ( 100 ) 에 셀 트랜지스터 들 이 형성 되 고 , 상기 스트링 및 접지 선택 트랜지스터 들 은 상기 제 1 절연 층 ( 150 ) 상 에 형성 되 는 소자 반도체 층 의 일부 들 에 각각 형성 된다 . 상기 게터 링 영역 ( 265 ) 은 상기 제 1 및 제 2 소자 반도체 패턴 들 ( 200 b 1 , 200 b 2 ) 내 의 금속 원소 들 을 포획 한다 . 이 에 따라 , 상기 비휘발성 기억 소자 의 금속 오염 에 의한 불량 을 최소 화 할 수 있 다 . 상기 게터 링 영역 ( 265 ) 은 상술 한 제 1 , 제 2 및 제 3 실시 예 들 에 개시 된 다른 게터 링 영역 들 과 대체 될 수 있 다 .