즉 , 첫 번 째 정렬 데이터 들 ( DINEV 0 , DINOD 0 , DINEV 1 , DINOD 1 ) 로서 각각 DO , D 1 , D 2 , D 3 가 각각 래치 되 어야 하 지만 , 시점 들 ( P 1 , P 2 ) 에 상기 데이터 정렬 부 ( 15 ) 에 상기 비트 들 ( D 0 , D 1 ) 이 입력 되 지 않 기 때문 에 , 상기 데이터 정렬 부 ( 15 ) 가 상기 정렬 데이터 들 ( DINEV 0 , DINOD 0 ) 로서 정렬 되 어야 할 데이터 들 을 래치 할 수 없 게 된다 . 또 , 시점 들 ( P 3 , P 4 ) 에 , 상기 데이터 정렬 부 ( 15 ) 는 상기 비트 들 ( D 2 , D 3 ) 을 래치 하 여 상기 정렬 데이터 들 ( DINEV 1 , DINOD 1 ) 로서 정렬 해야 한다 . 하지만 , 상기 시점 들 ( P 3 , P 4 ) 에 , 상기 비트 들 ( D 0 , D 1 ) 이 상기 데이터 정렬 부 ( 15 ) 에 입력 되 므로 , 상기 데이터 정렬 부 ( 15 ) 는 상기 비트 들 ( D 0 , D 1 ) 을 각각 래치 하 여 , 상기 정렬 데이터 들 ( DINEV 1 , DINOD 1 ) 로서 정렬 하 게 된다 . 결국 , 상기 데이터 정렬 부 ( 15 ) 는 시점 ( T 1 ) 에 잘못 된 상기 정렬 데이터 들 ( DINEV 0 , DINOD 0 , DINEV 1 , DINOD 1 ) 을 출력 하 게 된다 . 이 와 유사 하 게 , 시점 들 ( P 5 ∼ P 8 ) 에서 상기 데이터 정렬 부 ( 15 ) 가 상기 비트 들 ( D 4 ∼ D 7 ) 을 각각 래치 해야 한다 . 하지만 , 상기 시점 들 ( P 5 ∼ P 8 ) 에 , 상기 비트 들 ( D 2 ∼ D 5 ) 이 상기 데이터 정렬 부 ( 15 ) 에 입력 되 므로 , 상기 데이터 정렬 부 ( 15 ) 가 상기 비트 들 ( D 2 ∼ D 5 ) 을 각각 래치 하 여 , 상기 정렬 데이터 들 ( DINEV 0 , DINOD 0 , DINEV 1 , DINOD 1 ) 로서 정렬 하 게 된다 . 상기 데이터 정렬 부 ( 15 ) 는 3 . 5 tCK 동안 상기 비트 들 ( D 0 ∼ D 7 ) 의 래치 동작 을 완료 하 여 , 총 4 tCK 의 데이터 유효 구간 을 가지 는 상기 정렬 데이터 들 ( DINEV 0 , DINOD 0 , DINEV 1 , DINOD 1 ) 을 출력 하 는 것 이 바람직 하 다 . 도 2 에서 상세 하 게 도시 되 지 는 않 았 지만 , 상기 데이터 정렬 부 ( 15 ) 가 상기 비트 들 ( D 0 ∼ D 7 ) 의 래치 동작 을 완료 하 기 위해서 는 5 . 5 tCK 의 시간 이 걸리 게 된다 . 이 처럼 상기 데이터 정렬 부 ( 15 ) 의 래치 동작 에 걸리 는 시간 이 증가 하 면 , 데이터 입력 도메인 크로싱 ( domain crossing ) 마진 이 감소 하 게 된다 .