계조 신호 전압 ( Vsig ) 이 리셋 주기 를 제외 하 고 데이터 라인 ( 8 ) 에 계속 하 여 공급 되 기 때문 에 , 동일 한 이동성 정정 은 모든 계조 에서 수행 되 지만 , 그러나 리셋 트랜지스터 ( 4 ) 의 소스 드레 인 전압 이 전류 차 추출 주기 에서 크 게 되 며 요구 된 전류 또는 더 큰 전류 가 낮 은 계조 의 경우 에 제 1 저장 커패시터 ( 6 ) 로부터 흐르 기 때문 에 , 전류 차 추출 주기 가 너무 길 지 않 는 것 이 바람직 하 다 . 대안 으로 는 , 리셋 라인 ( 11 ) 의 로우 레벨 을 비교 적 높 게 하 는 것 이 가능 하 고 , 리셋 트랜지스터 ( 4 ) 의 온 저항 ( on resistance ) 을 크 게 하 는 것 이 가능 하 거나 , 또는 리셋 트랜지스터 ( 4 ) 의 채널 길이 를 연장 하 고 과전류 흐름 을 예방 하 기 위해 온 저항 을 증가 시키 는 것 이 가능 하 다 .