도시 된 바 와 같이 , 채널 의 폭 방향 으로 절단 된 B ― B ' 를 기준 으로 , 활성 영역 을 한정 하 는 소자 분리 막 ( 202 ) 이 형성 된 반도체 기판 ( 200 ) 의 게이트 형성 영역 을 포함 하 는 활성 영역 이 상기 소자 분리 막 ( 202 ) 의 높이 보다 낮 은 높이 ( H ) 로 리세 스 되 어 있 고 , 상기 리세 스 된 활성 영역 ( H ) 의 중앙부 에 는 홈 ( H ') 이 형성 되 어 있 다 . 그리고 , 상기 홈 ( H ') 을 포함 한 활성 영역 의 게이트 형성 영역 상 에 는 게이트 도 전막 ( 208 ) 및 하드 마스크 막 ( 210 ) 이 적층 된 게이트 가 형성 되 어 있 고 , 상기 게이트 의 양측 상기 리세 스 된 활성 영역 ( H ) 상 에 는 100 ∼ 500 Å 의 두께 를 갖 고 이온 주입 이 수행 된 실리콘 에 피층 으로 이루어진 접합 영역 ( 218 ) 이 형성 되 어 있 다 . 또한 , 상기 홈 ( H ') 의 일 측벽 및 타 측벽 의 활성 영역 부분 과 상기 홈 바닥 의 활성 영역 부분 각각 에 문턱 전압 조절 영역 ( 212 , 214 , 216 ) 들 이 형성 되 어 있 다 .