일 실시 형태 에서 , 반도체 디바이스 를 형성 하 는 방법 은 , 제 1 핀 , 제 2 핀 , 및 상기 제 1 핀 과 상기 제 2 핀 사이 의 제 3 핀 위 에 더미 게이트 구조 를 형성 하 는 단계 와 , 상기 더미 게이트 구조 주위 에 유전체 층 을 형성 하 는 단계 와 , 상기 더미 게이트 구조 를 제거 하 여 상기 유전체 층 에 리세 스 를 형성 하 는 단계 로서 , 상기 리세 스 는 상기 제 1 핀 , 상기 제 2 핀 및 상기 제 3 핀 을 노출 시키 는 것 인 , 상기 리세 스 형성 단계 와 , 상기 리세 스 에 제 1 일 함수층 과 제 2 일 함수층 을 형성 하 는 단계 로서 , 상기 제 1 일 함수층 은 상기 제 1 핀 의 제 1 측벽 과 제 1 상부 면 을 따라 연장 되 고 , 상기 제 2 일 함수층 은 상기 제 2 핀 의 제 2 측벽 과 제 2 상부 면 을 따라 연장 되 며 , 상기 제 1 일 함수층 은 상기 제 3 핀 의 제 3 측벽 을 따라 그리고 상기 제 3 핀 의 제 3 상부 면 의 제 1 부분 을 따라 연장 되 고 , 상기 제 2 일 함수층 은 상기 제 3 핀 의 제 4 측벽 을 따라 그리고 상기 제 3 핀 의 제 3 상부 면 의 제 2 부분 을 따라 연장 되 는 것 인 , 상기 제 1 및 제 2 일 함수층 형성 단계 와 , 상기 제 1 일 함수층 위 에 그리고 상기 제 2 일 함수층 위 에 전기 전도성 재료 를 형성 하 여 상기 리세 스 를 충전 하 는 단계 를 포함 한다 . 일 실시 형태 에서 , 상기 제 1 일 함수층 과 상기 제 2 일 함수층 은 N 타입 일함수 층 또는 P 타입 일 함수층 이 고 , 상기 제 1 일 함수층 과 상기 제 2 일 함수층 은 상이 한 재료 로 형성 된다 . 일 실시 형태 에서 , 상기 방법 은 , 상기 리세 스 를 충전 하 기 전 에 , 상기 제 1 일 함수층 위 에서 그리고 상기 제 2 일 함수층 위 에서 상기 리세 스 에 제 3 일 함수층 을 형성 하 는 단계 를 더 포함 한다 . 일 실시 형태 에서 , 상기 제 3 일 함수층 은 상기 제 1 일 함수층 및 상기 제 2 일 함수층 과 는 상이 한 타입 의 일함수 층 이 다 . 일 실시 형태 에서 , 상기 제 1 일 함수층 , 상기 제 2 일 함수층 , 및 상기 제 3 일 함수층 은 동일 한 타입 의 일함수 층 이 다 . 일 실시 형태 에서 , 상기 방법 은 상기 제 1 일 함수층 과 상기 제 2 일 함수층 을 형성 하 기 전 에 , 상기 제 1 핀 , 상기 제 2 핀 , 및 상기 제 3 핀 위 에서 상기 리세 스 에 등각 으로 층 을 형성 하 는 단계 를 더 포함 하 고 , 상기 제 1 일 함수층 은 상기 층 의 상부 면 을 따라 연장 되 며 상기 상부 면 과 접촉 하 고 , 상기 제 2 일 함수층 은 상기 층 의 상기 상부 면 을 따라 연장 되 며 상기 상부 면 과 접촉 한다 . 일 실시 형태 에서 , 상기 층 은 게이트 유전체 층 이 다 . 일 실시 형태 에서 , 상기 층 은 제 3 일 함수층 이 다 . 일 실시 형태 에서 , 상기 제 1 일 함수층 , 상기 제 2 일 함수층 , 및 상기 제 3 일 함수층 은 동일 한 N 타입 또는 P 타입 일 함수층 이 고 , 적어도 상기 제 1 일 함수층 과 상기 제 2 일 함수층 은 상이 한 재료 로 형성 된다 . 일 실시 형태 에서 , 상기 제 1 일 함수층 과 상기 제 2 일 함수층 을 형성 하 는 단계 는 , 상기 제 1 핀 , 상기 제 2 핀 , 및 상기 제 3 핀 위 에서 상기 리세 스 에 상기 제 1 일 함수층 을 형성 하 는 단계 와 , 상기 제 1 일 함수층 위 에 제 1 패 터닝 된 마스크 층 을 형성 하 는 단계 로서 , 상기 제 1 패 터닝 된 마스크 층 은 상기 제 2 핀 위 에 그리고 상기 제 3 핀 의 제 3 상부 면 의 제 2 부분 위 에 배치 되 는 상기 제 1 일 함수층 의 제 1 부분 을 노출 시키 는 것 인 , 상기 제 1 패 터닝 된 마스크 층 형성 단계 와 , 제 1 에칭 공정 을 사용 하 여 상기 제 1 일 함수층 의 노출 된 제 1 부분 을 선택 적 으로 제거 하 는 단계 와 , 상기 제 1 에칭 공정 후 에 상기 제 1 패 터닝 된 마스크 층 을 제거 하 는 단계 를 포함 한다 . 일부 실시 형태 에 있 어서 , 제 1 에칭 공정 은 이방성 건식 에칭 공정 이 다 . 일 실시 형태 에서 , 상기 제 1 일 함수층 과 상기 제 2 일 함수층 을 형성 하 는 단계 는 , 상기 제 1 패 터닝 된 마스크 층 을 제거 한 후 에 , 상기 제 1 핀 , 상기 제 2 핀 , 및 상기 제 3 핀 위 에서 상기 리세 스 에 상기 제 2 일 함수층 을 형성 하 는 단계 와 , 상기 제 2 일 함수층 위 에 제 2 패 터닝 된 마스크 층 을 형성 하 는 단계 로서 , 상기 제 2 패 터닝 된 마스크 층 은 상기 제 1 핀 위 에 그리고 상기 제 3 핀 의 제 3 상부 면 의 제 1 부분 위 에 배치 되 는 상기 제 2 일 함수층 의 제 2 부분 을 노출 시키 는 것 인 , 상기 제 2 패 터닝 된 마스크 층 형성 단계 와 , 제 2 에칭 공정 을 사용 하 여 상기 제 2 일 함수층 의 노출 된 제 2 부분 을 선택 적 으로 제거 하 는 단계 와 , 상기 제 2 에칭 공정 후 에 상기 제 2 패 터닝 된 마스크 층 을 제거 하 는 단계 를 더 포함 한다 . 일 실시 형태 에서 , 상기 제 2 에칭 공정 은 등방 성 건식 에칭 공정 을 포함 한다 .