도 2 에 도시 된 바 와 같이 , 서로 나란 하 게 배치 된 N 개 ( N 은 자연수 ) 의 비트 라인 들 ( 110 ~ 113 ) , 각 비트 라인 ( 110 ~ 113 ) 과 교차 하 도록 그 상부 에 서로 나란 하 게 배치 되 는 M 개 ( M 은 자연수 ) 의 상부 워드 라인 들 ( 120 ~ 123 ) , 상부 워드 라인 들 ( 120 ~ 123 ) 과 대향 하 며 비트 라인 의 하부 에 배치 되 는 M 개 의 하부 워드 라인 들 ( 124 ~ 127 ) , 비트 라인 ( 110 ~ 113 ) 과 상부 워드 라인 ( 120 ~ 123 ) 의 각 교차 지점 에 배치 된 제 1 메모리 소자 들 ( 150 ) 및 비트 라인 ( 110 ~ 113 ) 과 하부 워드 라인 ( 124 ~ 127 ) 의 각 교차 지점 에 배치 된 제 2 메모리 소자 들 ( 152 ) 을 포함 하 는 형태 를 가질 수 있 다 .