본 발명 의 실시 예 에서 는 , 실리콘 기판 상부 에 소오 스 / 드레 인 영역 을 형성 함 으로써 소오 스 / 드레 인 저항 의 감소 를 통한 전류 성능 ( current performance ) 향상 시키 고 , STI 과정 에 의해 기인 된 스트레스 에 대한 영향 을 감소 시키 며 , 기존 STI 과정 진행 시 에 발생 되 는 디 보트 ( divot ) 에 영향 을 없앰 으로써 소자 의 신뢰 성 확보 하 고 , 기존 STI 과정 에서 발생 되 는 STI 가장자리 에 의한 누설 전류 를 감소 시킬 수 있 다 .