도 1 을 참조 하 면 , 반도체 기판 ( 10 ) 상 에 게이트 유전 층 ( 20 ) 을 형성 하 고 , 게이트 유전 막 ( 20 ) 상 에 PMOS 를 위한 제 1 게이트 ( 31 ) 및 NMOS 를 위한 제 2 게이트 ( 33 ) 를 형성 한다 . 이때 , 제 1 및 제 2 게이트 ( 31 , 33 ) 를 위한 게이트 레이아웃 ( gate layout ) 을 설계 하 고 OPC 한 후 , 게이트 를 위한 층 상 에 도포 된 포토레지스트 ( photoresist ) 의 층 에 패턴 전사 를 수행 하 여 포토레지스트 패턴 ( 41 , 43 ) 을 형성 한다 .