이 를 위해 , 상기 쉬프 트 레지스터 는 복수 비트 의 디지털 코드 신호 를 출력 하 며 , 상기 복수 비트 의 디지털 코드 신호 의 논리 값 에 따라 상기 지연 라인 이 갖 는 지연 값 은 변화 하 게 된다 . 이 때 , 상기 복수 비트 의 디지털 코드 신호 는 상기 DLL 회로 의 피드백 루프 의 한 주기 마다 한 비트 씩 그 논리 값 이 변화 하 는 형태 로 구현 된다 . 따라서 , 상기 DLL 회로 의 동작 초기 에 상기 기준 클럭 과 상기 피드백 클럭 의 위상차 가 큰 경우 에 는 , 상기 쉬프 트 레지스터 가 상기 지연 라인 이 고정 적 인 지연 값 을 갖 도록 하 기 까지 의 시간 , 즉 고정 완료 시간 ( Locking Time ) 이 길 어 지 게 된다 .