수학식 1 에 의거 하 여 , 실리콘 으로 채널 영역 이 형성 되 는 트랜지스터 의 임계 값 전압 ( Vth ) 은 게이트 절 연막 을 박막 화 함 으로써 ( TOX 의 값 을 작 게 함 으로써 ) 양 방향 으로 시프트 하 는 것 을 알 수 있 다 . 여기 서 , 제작 공정 시 에서 의 게이트 절 연막 의 막 두께 의 편차 ( 偏差 ) 가 막 두께 에 의존 하 는 경우 ( 막 두께 의 편차 가 TOX ± α TOX ( 0 < α < 1 ) 로 표현 할 수 있 는 경우 ) 에 는 , 게이트 절 연막 을 박막 화 함 으로써 게이트 절 연막 의 막 두께 의 편차 를 저감 할 수 있 다 . 즉 , 이 경우 에 는 , 게이트 절 연막 을 박막 화 함 으로써 임계 값 전압 의 편차 를 저감 할 수 있 다 . 또한 , 이것 은 실리콘 으로 채널 영역 이 형성 되 는 트랜지스터 에 한정 되 지 않 고 , 다른 반도체 로 채널 영역 이 형성 되 는 트랜지스터 에 도 적용 된다고 생각 된다 .