컨트롤러 ( 910 ) 에 포함 된 디더링 처리 회로 ( 910 - 1 ) 는 도 7 및 도 8 과 같 은 회로 로 구성 된다 . 일 예 로서 입력 픽셀 데이터 가 8 비트 이 고 , 데이터 구동 부 ( 920 ) 에서 6 비트 로 처리 하 는 경우 에 디더링 처리 회로 ( 910 - 1 ) 에서 는 디더링 처리 전 / 후 의 영상 신호 의 공간 적 평균 및 시간 적 평균 이 일치 하 는 조건 을 만족 시키 면서 공간 적 / 시간 적 으로 불 규칙 하 게 디더링 마스크 패턴 을 생성 시킨다 . 그리고 , 이 와 같이 생성 된 디더링 마스크 패턴 을 이용 하 여 8 비트 데이터 를 6 비트 데이터 로 디더링 연산 처리 를 한다 .