딜레이 체인 ( 50 ) 은 다수 의 단위 딜레이 를 구비 하 고 , 딜레이 제 어부 ( 30 ) 의 제어 에 대응 하 는 수 의 단위 딜레이 만큼 기준 클럭 ( REFCLK ) 을 통과 시킨 후 에 출력 한다 . 특히 , 딜레이 체인 ( 50 ) 은 기준 클럭 ( REFCLK ) 을 지연 시킨 클럭 ( FCLK ) 과 함께 클럭 ( FCLK ) 을 하나 의 단위 딜레이 만큼 더 지연 시킨 클럭 ( SCLK ) 을 미세 딜레이 체인 ( 60 ) 으로 출력 한다 . 이렇게 하나 의 단위 딜레이 만큼 더 지연 시킨 클럭 ( SCLK ) 을 클럭 ( FCLK ) 과 같이 출력 하 는 이유 는 미세 딜레이 체인 에서 미세 지연 동작 을 수행 하 는 데 필요 하 기 때문 이 다 . 미세 딜레이 체인 ( 60 ) 은 두 클럭 ( FCLK , SCLK ) 의 지연 차이 값 내 에서 미세 조정 한 클럭 ( DLLCLK ) 을 출력 하 게 된다 . 지연 모델 ( 70 ) 은 미세 딜레이 클럭 ( 60 ) 에서 출력 되 는 클럭 ( DLLCLK ) 을 모델링 된 값 으로 지연 시킨 피드백 클럭 ( FBCLK ) 을 출력 한다 . 클럭 생 성부 ( 80 ) 는 시스템 클럭 ( ECLK ) 을 입력 받 아 일정 한 주기 마다 클럭 킹 되 는 미세 제 어 클럭 ( P 11 ) 을 생성 한다 . 클럭 ( P 11 ) 은 시스템 클럭 ( ECLK ) 이 11 번 클럭 킹 할 때 마다 한번 클럭 킹 되 는 신호 이 다 . 미세 딜레이 제 어부 ( 40 ) 는 미세 제 어 클럭 ( P 11 ) 의 주기 에 맞추 어 미세 딜레이 체인 을 제어 한다 .