본 개시 의 하나 의 양상 에 따르 면 , 반도체 디바이스 를 제조 하 는 방법 에 있 어서 , 기판 위 에 배치 된 제 1 아이 솔 레 이 션 절연 층 으로부터 돌출 하 는 핀 구조물 이 형성 되 고 , 상기 핀 구조물 의 상부 부분 위 에 더미 게이트 구조물 이 형성 되 고 , 상기 제 1 아이 솔 레 이 션 절연 층 위 에 제 2 아이 솔 레 이 션 절연 층 이 형성 되 고 , 상기 핀 구조물 의 소스 / 드레 인 영역 을 에칭 함 으로써 트렌치 가 형성 되 고 , 상기 트렌치 에 베이스 반도체 에피 텍 셜 층 이 형성 되 고 , 상기 베이스 반도체 에피 텍 셜 층 상 에 캡 반도체 에피 텍 셜 층 이 형성 된다 . 상기 캡 반도체 에피 텍 셜 층 은 상기 베이스 반도체 에피 텍 셜 층 과 는 상이 한 격자 상수 를 갖 고 , 상기 캡 반도체 에피 텍 셜 층 의 표면 은 상기 베이스 반도체 에피 텍 셜 층 의 표면 보다 더 매끄럽 다 ( smooth ) . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 p - 타입 전계 효과 트랜지스터 ( FET ; field effect transistor ) 이 고 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 작 다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 n - 타입 전계 효과 트랜지스터 ( FET ) 이 고 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 크 다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 제 2 아이 솔 레 이 션 절연 층 은 상기 제 1 아이 솔 레 이 션 절연 층 과 는 상이 한 재료 로 제조 된다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 제 2 아이 솔 레 이 션 절연 층 은 SiOC 및 SiOCN 중 의 적어도 하나 로 제조 된다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 핀 구조물 은 다음 동작 들 에 의해 형성 된다 . 상기 기판 위 에 버퍼 반도체 층 이 형성 되 고 , 상기 버퍼 반도체 층 상 에 채널 반도체 층 이 형성 되 고 , 상기 채널 반도체 층 위 에 하드 마스크 패턴 이 형성 되 고 , 상기 하드 마스크 패턴 을 에칭 마스크 로서 사용 하 여 에칭 함 으로써 상기 채널 반도체 층 및 상기 버퍼 반도체 층 이 패 터닝 된다 . 상기 핀 구조물 은 , 상기 패 터닝 된 버퍼 반도체 층 , 상기 패 터닝 된 채널 반도체 층 및 상기 하드 마스크 패턴 을 포함 한다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 핀 구조물 을 형성 하 기 위한 상기 패 터닝 하 는 단계 에서 , 상기 기판 의 일부 도 또한 패 터닝 되 고 , 상기 핀 구조물 은 , 상기 패 터닝 된 버퍼 반도체 층 이 위 에 형성 되 는 , 상기 기판 의 패 터닝 된 일부 인 , 핀 하부 구조물 을 더 포함 한다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 더미 게이트 구조물 은 상기 하드 마스크 패턴 위 에 형성 되 고 , 상기 방법 은 , 상기 더미 게이트 구조물 을 에칭 마스크 로서 사용 하 여 에칭 함 으로써 상기 하드 마스크 패턴 을 패 터닝 하 는 단계 를 더 포함 한다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 제 2 아이 솔 레 이 션 절연 층 의 상부 표면 이 상기 채널 반도체 층 의 상부 표면 과 동일 한 높이 또는 더 아래 의 높이 에 위치 되 도록 , 상기 하드 마스크 패턴 이 에칭 될 때 상기 제 2 아이 솔 레 이 션 절연 층 도 또한 에칭 된다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 트렌치 가 형성 된 후 에 , 상기 핀 하부 구조물 은 상기 트렌치 의 하부 에서 노출 되 고 , 상기 베이스 반도체 에피 텍 셜 층 은 상기 노출 된 핀 하부 구조물 상 에 형성 된다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 트렌치 가 형성 된 후 에 , 상기 버퍼 반도체 층 의 일부 가 남 고 , 상기 베이스 반도체 에피 텍 셜 층 은 상기 버퍼 반도체 층 의 남 은 부분 상 에 형성 된다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 캡 반도체 에피 텍 셜 층 상 에 추가 의 캡 반도체 에피 텍 셜 층 이 형성 된다 . 상기 추가 의 캡 반도체 에피 텍 셜 층 은 상기 캡 반도체 에피 텍 셜 층 및 상기 베이스 반도체 에피 텍 셜 층 과 는 상이 한 격자 상수 를 갖 는다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 p - 타입 전계 효과 트랜지스터 ( FET ) 이 고 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 작 고 , 상기 추가 의 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 보다 더 작 다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 n - 타입 전계 효과 트랜지스터 ( FET ) 이 고 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 크 고 , 상기 추가 의 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 보다 더 크 다 .