제 2 트랜지스터 ( Q 2 ) 는 제 1 단자 , 제 2 단자 및 제 어 단자 를 구비 하 며 , 제 1 단자 는 제 1 트랜지스터 ( Q 1 ) 의 제 2 단자 에 접속 되 고 , 제 어 단자 에 는 제어 전압 ( Vc ) 이 인가 된다 . 제 3 트랜지스터 ( Q 3 ) 는 제 1 단자 , 제 2 단자 및 제 어 단자 를 구비 하 며 , 제 1 단자 는 제 2 트랜지스터 ( Q 2 ) 의 제 2 단자 에 접속 되 고 , 제 2 단자 는 최적 의 바이어스 조절 을 위한 저항 ( R ) 의 일단 에 접속 되 며 , 제 어 단자 는 제 1 트랜지스터 ( Q 1 ) 의 제 2 단자 와 제 2 트랜지스터 ( Q 2 ) 의 제 1 단자 에 공통 접속 된다 . 전술 한 구성 에 의해 , 제 2 및 제 3 트랜지스터 ( Q 2 , Q 3 ) 는 제어 전압 ( Vc ) 에 응답 하 여 포화 영역 과 선형 영역 에서 각각 동작 할 수 있 는 동작 영역 조합 및 피드백 회로 ( 12 ) 로써 작용 한다 .