제 4 트랜지스터 ( Q 4 ) 는 제 1 단자 , 제 2 단자 및 제 어 단자 를 구비 하 며 , 제 1 단자 는 제 1 트랜지스터 ( Q 1 ) 의 제 2 단자 와 제 2 트랜지스터 ( Q 2 ) 의 제 1 단자 및 제 3 트랜지스터 ( Q 3 ) 의 제어 단자 에 공통 접속 되 고 , 제 2 단자 는 전류 원 ( IBias ) 의 입력단 에 접속 되 며 , 제 어 단자 에 는 입력 신호 ( Vin ) 가 인가 된다 . 전술 한 구성 에 의해 , 제 4 트 랜지 스터 ( Q 4 ) 는 입력 신호 ( Vin ) 에 응답 하 여 바이어스 전압 ( VBias ) 에 대하 여 상기 동작 영역 조합 및 피드백 회로 ( 12 ) 에 의해 이득 이 조절 된 바이어스 전류 ( IBias ) 를 출력 하 는 바이어스 출력 회로 ( 13 ) 로써 작용 한다 . 상기 저항 ( R ) 은 데시벨 - 선형 적 인 특성 을 얻 는 전체 회로 에서 바이어스 를 최적 으로 조정 하 는 바이어스 조절 수단 ( 14 ) 의 역할 을 한다 .