본 발명 은 반도체 광 소자 중 표면 방출 레이저 소자 ( vertical cavity surface emitting lasers , VCSEL ) 에 관한 것 으로 , 특히 InP 기판 에서 성장 하 는 장파장 표면 방출 레이저 에서 효과 적 인 전류 감금 을 수행 할 수 있 도록 화합물 반도체 기판 ( 1 ) 위 에 차례 대로 반도체 하부 거울 층 ( 2 ) , 제 1 반도체 전극 층 ( 3 ) , 이득 활성 층 ( 4 ) , 반도체 양 전극 층 ( 5 ) 이 성장 되 고 , 이 반도체 양 전극 층 ( 5 ) 위 에 10 ~ 100 ㎛ 폭 ( L 1 ) 으로 재성장 패턴 이 식각 에 의해 형성 되 되 그 식각 깊이 는 반도체 양 전극 층 ( 5 ) 의 두께 를 넘 지 않 으며 , 상기 패턴 위 에 제 1 저온 성장 된 양 반도체 완충 층 ( 61 ) , 제 2 저온 성장 및 산화 막 형성 을 위한 양 반도체 층 ( 62 ) , 터널 결합 을 위한 양 반도체 층 ( 63 ) , 터널 결합 을 위한 음 반도체 층 ( 7 ) , 전자 주입 을 위한 제 2 반도체 전극 층 ( 8 ) 이 형성 되 고 , 이 제 2 반도체 전극 층 ( 8 ) 위 에 상부 거울 층 ( 91 또는 92 ) 이 형성 된 것 으로 , 양 반도체 층 으로 AlGaAs 와 같 은 산화 막 제작 이 용이 한 물질 을 재성장 하 는 과정 을 거쳐 습식 산화 방법 에 의해 효과 적 인 전류 감금 을 수행 하 게 된다 .