상기 소스 전극 ( 350 ) 및 제 1 드레 인 전극 ( 360 ) 형성 시 , " 상기 제 1 반도체 층 ( 310 ) 의 소스 영역 ( 310 a ) 과 대응 되 는 층간 절 연막 ( 340 ) 상 에 데이터 라인 ( 345 n ) 이 형성 된다 . 상기 소스 영역 ( 310 a ) 과 데이터 라인 ( 345 n ) 이 중첩 되 는 영역 에 는 상기 게이트 절 연막 ( 320 ) 및 층간 절 연막 ( 340 ) 을 매개 로 하 여 제 4 스토리지 캐 패 시터 ( C """" st ) 가 형성 된다 . "