도 8 를 참조 하 면 , 먼저 외부 어드레스 ( ADQ [ n : 0 ] ) 가 입력 되 고 , 하위 바이트 신호 ( / LB ) 및 상위 바이트 신호 ( / UP ) 가 논리 ‘ 로우 ’ 로 활성 화 된 상태 에서 , 칩 인 에이블 신호 ( / CE ) 가 활성 화 되 고 , 이 어 어 드레스 데이터 유효 신호 ( / ADV ) 가 활성 화 되 면 , 액티브 동기 신호 ( avdrcvp ) 는 칩 인 에이블 신호 ( / CE ) 및 어 드레스 데이터 유효 신호 ( / ADV ) 가 모두 논리 ‘ 로우 ’ 인 구간 에서 논리 ‘ 로우 ’ 가 되 어 활성 화 된다 .