도 2 의 3 - 3 ' 방향 으로 절개 한 단면 을 보이 는 도 3 과 도 2 를 4 - 4 ' 방향 으로 절개 한 단면 혹은 도 3 을 4 - 4 ' 방향 으로 절개 한 단면 을 보이 는 도 4 를 함께 참조 하 면 , 상기 제 1 메모리 소자 의 스토리지 노드 는 트랜지스터 를 덮 는 층간 절연 층 ( 미 도시 ) 상 에 하부 전극 ( 60 ) 이 존재 한다 . 상기 층간 절연 층 은 하부 전극 ( 60 ) 과 상기 트랜지스터 를 연결 하 는 수단 , 예 를 들 면 도전 성 플러그 를 포함 할 수 있 다 . 상기 층간 절연 층 상 에 하부 전극 ( 60 ) 을 감싸 고 하부 전극 ( 60 ) 의 상부 면 이 노출 되 는 홀 ( h ) 을 포함 하 는 층간 절연 층 ( 62 ) 이 존재 한다 . 홀 ( h ) 은 하부 전극 콘 택 층 ( 64 ) 으로 채워져 있 다 . 하부 전극 ( 60 ) 의 재질 과 하부 전극 콘 택 층 ( 64 ) 의 재질 은 다를 수 있 다 . 층간 절연 층 ( 62 ) 상 에 직선 라인 형태 로 제 1 상변화 층 ( 68 a ) 이 존재 한다 . 제 1 상변화 층 ( 68 a ) 은 G - S - T 층 , 예컨대 Ga 2 Sb 2 Te 5 층 일 수 있 다 . 그러나 제 1 상변화 층 ( 68 a ) 은 G - S - T 층 외 에 다른 상변화 물질 층 일 수 있 다 . 제 1 상변화 층 ( 68 a ) 은 하부 전극 콘 택 층 ( 64 ) 을 가로질러 형성 되 어 있 다 . 제 1 상변화 층 ( 68 a ) 은 하부 전극 콘 택 층 ( 64 ) 과 접촉 된다 . 제 1 상변화 층 ( 68 a ) 의 폭 ( W ) 은 하부 전극 콘 택 층 ( 64 ) 의 직경 ( W 1 ) 보다 작 을 수 있 다 . 그러 나 후술 한 바 와 같이 제 1 상변화 층 ( 68 a ) 의 높이 ( H 1 ) 가 도 4 에 도시 한 것 보다 낮 을 때 , 제 1 상변화 층 ( 68 a ) 의 폭 ( W ) 과 하부 전극 콘 택 층 ( 64 ) 의 직경 ( W 1 ) 은 같 을 수 도 있 다 . 상기 제 1 메모리 소자 의 동작 과정 에서 상변화 가 일어나 는 부분 은 도 3 에 도시 한 바 와 같이 제 1 상변화 층 ( 68 a ) 의 하부 전극 콘 택 층 ( 64 ) 에 인접 한 제 1 및 제 2 부분 ( A 1 , A 2 ) 이 다 . 그러므로 제 1 상변화 층 ( 68 a ) 은 상변화 가 일어나 는 1 차원 채널 로 볼 수 있 다 .