데이터 래치 회로 ADL , BDL , CDL , DDL , XDL 은 , 동일 한 구성 이 며 , 래치 회로 ( 66 ) 와 , 이 래치 회로 ( 66 ) 를 DBUS 에 접속 하 는 트랜스퍼 게이트 ( 65 ) 로 구성 되 어 있 다 . 각 트랜스퍼 게이트 ( 65 ) 는 , 신호 BLCQ , BLCA , BLCB , BLCC , BLCD 에 의해 제어 되 어 있 다 . 데이터 래치 회로 XDL 은 , NMOS ( 41 ) 를 통하 여 외부 의 IO 에 접속 된다 . NMOS ( 41 ) 의 게이트 에 는 신호 CSL 이 공급 되 어 있 다 . NMOS ( 67 ) 는 , 데이터 래치 회로 DDL 과 XDL 사이 에 접속 되 어 있 다 . NMOS ( 67 ) 의 게이트 에 는 신호 XSW 가 공급 되 어 있 다 . 복수 의 데이터 래치 회로 중 , 적어도 1 개 가 , 프로그램 동작 에 사용 되 지 않 게 된 경우 , 이 데이터 래치 회로 는 다음 의 기입 데이터 의 캐시 로서 사용 된다 . 이 때 , 외부 로부터 의 데이터 는 , 비동기 로 입력 되 기 때문 에 , NMOS ( 67 ) 는 , 신호 XSW 에 따라서 오프 로 된다 . 이 때문 에 , 데이터 래치 회로 XDL 은 데이터 래치 회로 ADL ~ DDL 로부터 분리 되 고 , 외부 로부터 프로그램 동작 의 시퀀스 와 는 비동기 로 공급 되 는 데이터 를 받 을 수 있 다 .