본 발명 의 실시 예 에서 는 , PMOS 트랜지스터 를 위한 제 1 게이트 및 NMOS 트랜지스터 를 위한 제 2 게이트 의 목표 원본 레이아웃 ( target original layout ) 을 설계 한 후 , 실제 웨이퍼 상 에서 수행 되 는 식각 과정 의 식각 바이어스 ( etch bias ) 를 고려 하 여 , 레이아웃 의 선폭 의 크기 를 재 조정 ( resizing ) 한다 . 이후 에 , OPC 모델 ( model ) 을 이용 하 여 자동 OPC 를 수행 하 여 종류 가 다른 MOS 들 에 각각 적용 되 는 게이트 들 의 선폭 을 정확 하 게 제어 하 는 기술 을 제시 한다 . 식각 바이어스 를 고려 하 여 게이트 들 의 레이아웃 의 선폭 의 크기 를 미리 재 조정 , 즉 , 확대 시켜 , 웨이퍼 상 에서 수행 되 는 포토레지스트 패턴 의 현상 후 선폭 ( CD ) 목표 를 보다 크 게 설정 한 후 , 이러 한 선폭 목표 에 적합 하 게 OPC 를 수행 함 으로써 , 실제 식각 후 의 선폭 ( CD ) 크기 가 설계 시 목표 로 하 는 목표 선폭 에 부합 되게 유도 할 수 있 다 .