상기 리세 스 영역 ( 122 ) 을 갖 는 기판 ( 100 ) 전면 상 에 더미 층 ( 128 , dummy layer ) 을 형성 할 수 있 다 . 상기 더미 층 ( 128 ) 은 반도체 막 ( 125 ) 을 포함 할 수 있 다 . 상기 반도체 막 ( 125 ) 은 상기 제 1 및 제 2 트랜지스터 영역 들 ( 50 , 60 ) 내 의 보호막 ( 117 ) 상 및 상기 리세 스 영역 ( 122 ) 의 바닥 면 상 에 형성 될 수 있 다 . 상기 반도체 막 ( 125 ) 을 형성 하 기 전 에 , 상기 제 1 및 제 2 트랜지스터 영역 들 ( 50 , 60 ) 내 의 보호막 ( 117 ) 의 표면 에 세정 공정 을 수행 할 수 있 다 . 상기 반도체 막 ( 125 ) 을 형성 하 기 전 에 , 상기 보호막 ( 117 ) 상 에 산화 막 이 형성 될 수 있 다 . 상기 보호막 ( 117 ) 상 의 산화 막 은 자연 산화 막 및 / 또는 상기 감광막 ( 119 ) 을 산소 애 슁 공정 을 제거 하 는 경우 에 생성 되 는 산화 막 등 일 수 있 다 . 상기 세정 공정 으로 인하 여 , 상기 보호막 ( 117 ) 상 의 산화 막 을 제거 할 수 있 다 . 상기 세정 공정 을 수행 한 후 에 상기 반도체 막 ( 125 ) 을 형성 할 수 있 다 . 상기 더미 층 ( 128 ) 은 상기 반도체 막 ( 125 ) 상 에 형성 되 는 하드 마스크 막 ( 127 ) 을 더 포함 할 수 있 다 . 상기 반도체 막 ( 125 ) 은 실리콘 , 게르마늄 및 / 또는 실리콘 - 게르마늄 등 으로 형성 될 수 있 다 . 상기 하드 마스크 막 ( 127 ) 은 상기 반도체 막 ( 125 ) 에 대하 여 식각 선택 비 를 갖 는 유전 물질 을 포함 할 수 있 다 . 예컨대 , 상기 하드 마스크 막 ( 127 ) 은 질화 막 및 / 또는 산화 질화 막 등 으로 형성 될 수 있 다 . 일 실시 예 에 따르 면 , 상기 하드 마스크 막 ( 127 ) 은 생략 되 고 , 상기 더미 층 ( 128 ) 은 상기 반도체 막 ( 125 ) 만 을 포함 할 수 도 있 다 . 이하 설명 에서 , 설명 의 편의 를 위하 여 상기 더미 층 ( 128 ) 이 상기 반도체 막 ( 125 ) 및 하드 마스크 막 ( 127 ) 을 포함 하 는 실시 예 에 대하 여 설명 한다 .