이러 한 구성 을 가지 는 에스램 셀 에서 , PMOS 드레 인 ( 15 b ) 의 컨 택 ( 16 b ) 형성 지역 과 NMOS 소스 ( 15 a ) 의 컨 택 ( 16 a ) 형성 지역 은 에스램 의 리드 / 메모리 ( read / memory ) 동작 과 관련 하 여 누설 전류 를 유발 할 수 있 는 취약 부위 이 다 . 그러나 종래 의 에스램 소자 는 레이아웃 ( layout ) 상 에서부터 야기 되 는 공정 마진 ( margin ) 부족 을 피할 수 가 없 다 . 즉 , 도 1 에 도시 된 바 와 같이 , PMOS ( 10 b ) 의 경우 는 활성 영역 ( 13 ) 의 양쪽 끝 부위 에 컨 택 ( 16 b ) 이 위치 하 고 , NMOS ( 10 a ) 의 경우 는 활성 영역 ( 13 ) 의 꺾인 부위 에 컨 택 ( 16 a ) 이 위치 하 기 때문 에 , 활성 영역 과 컨 택 관련 공정 의 마진 이 부족 할 수 밖에 없 다 . 특히 , 활성 영역 ( 13 ) 의 꺾인 부위 에 컨 택 ( 16 a ) 이 위치 하 는 NMOS ( 10 a ) 의 경우 , 조금 이 라도 컨 택 정렬 이 잘못 되 거나 컨 택 크기 가 커지 게 되 면 에스램 소자 의 누설 전류 특성 에 악영향 을 미칠 수 있 다 .