본 발명 은 반도체 소자 의 제조 방법 에 관한 것 으로서 , 반도체 기판 위 에 제 1 절 연막 , 더미 게이트 전극 을 차례 대로 형성 하 는 단계 , 상기 더미 게이트 전극 을 마스크 로 하 여 저 농도 접합 영역 을 형성 하 고 , 상기 더미 게이트 전극 의 측벽 에 제 1 스 페이서 를 형성 한 다음 에 고농 도 접합 영역 을 형성 하 는 단계 , 상기 고농 도 접합 영역 이 형성 된 반도체 기판 위 에 제 2 절 연막 을 형성 하 고 , 상기 더미 게이트 전극 을 제거 하 는 단계 , 상기 더미 게이트 전극 이 제거 된 내부 측벽 에 제 2 스 페이서 를 형성 하 는 단계 , 상기 제 2 스 페이서 위 에 게이트 절 연막 및 게이트 전도체 를 차례 대로 형성 한 다음 에 제 2 절 연막 을 제거 하 는 단계 , 상기 게이트 전도체 의 상부 및 상기 저 농도 접합 영역 에 샐리 사이드 막 을 형성 하 는 단계 를 포함 한다 .