한편 , 이 게이트 어레이 는 , 도 1 ( a ) 에 나타나 있 는 바 와 같이 반도체 기판 ( 1 ) 위 에 , 도 2 의 유닛 셀 ( 10 ) 을 4 개 병렬 로 배치 하 여 구성 되 고 있 다 . 좌단 의 유닛 셀 ( 10 i ) 은 , 입력 단자 a , b 에 부여 되 는 입력 신호 를 반전 하 는 인버터 Ia , Ib 로서 사용 되 고 , 2 번 째 의 유닛 셀 ( 102 ) 은 , 인버터 Ia , Ib 의 출력 신호 를 온 / 오프 하 는 트랜스퍼 게이트 TGA , TGb 로서 사용 되 고 있 다 . 4 번 째 의 유닛 셀 ( 104 ) 은 , 제 어 단자 s 에 부여 되 는 선택 신호 를 반전 하 는 인버터 Is 와 , 온 상태 의 트랜스퍼 게이트 TGa 또는 TGb 로부터 출력 되 는 신호 를 반전 하 여 출력 단자 y 에 출력 하 는 인버터 Iy 로서 사용 되 고 있 다 .