도 3 을 참조 하 여 , 더미 게이트 들 ( DG 1 내지 DG 8 ) 의 형태 를 구체 적 으로 살펴보 면 , 전술 한 바 와 같이 , 각 트랜지스터 들 ( TR 1 내지 TR 7 ) 간 에 는 디자인 룰 에 따른 트랜지스터 간 의 최소 이격 거리 ( TD 1 ) 가 존재 하 며 , 각 트랜지스터 들 ( TR 1 내지 TR 7 ) 사이 의 이격 거리 ( TD 2 , TD 3 ) 는 디자인 룰 에 따른 트랜지스터 간 의 최소 이격 거리 ( TD 1 ) 보다 적어도 큰 값 을 갖 는다 .