도 3 에서 볼 수 있 듯이 , 기판 ( 21 ) 상 에 전술 한 박막 트랜지스터 ( 20 ) 가 구비 된다 . 상기 박막 트랜지스터 ( 20 ) 중 소스 및 드레 인 전극 ( 24 , 24 ') 및 게이트 전극 ( 22 ) 중 적어도 하나 는 전술 한 바 와 같이 rms 1 Å 내지 200 Å 의 표면 조도 를 가질 수 있 다 . 또한 , 도 3 에 는 미도 시 되 어 있 으나 , 상기 게이트 전극 ( 22 ) 에 연결 된 제 1 배선 및 / 또는 상기 소스 및 드레 인 전극 ( 24 , 24 ') 중 어느 하나 와 연결 된 제 2 배선 중 적어도 하나 도 전술 한 바 와 같이 rms 1 Å 내지 200 Å 의 표면 조도 를 가질 수 있 다 . 본 발명 에 따른 박막 트랜지스터 ( 20 ) 중 게이트 전극 ( 22 ) , 절연 층 ( 23 ) , 유기 반도체 층 ( 25 ) 등 에 대한 상세 한 설명 은 전술 한 바 와 동일 하 므로 생략 한다 .