일 실시 예 로 도 3 및 도 16 을 참조 하 면 , 셀 어레이 영역 ( CAR ) 상 의 하부 구 조체 ( SS 1 ) 의 최 상부 에 만 선택 적 으로 식각 정지 막 ( ESL ) 이 존재 할 수 있 다 . 연결 영역 ( CTR ) 상 의 상 의 하부 구 조체 ( SS 1 ) 에 는 식각 정지 막 ( ESL ) 이 생략 될 수 있 다 . 본 실시 예 에 따른 3 차원 반도체 메모리 장치 는 , 앞서 도 3 및 도 6 을 참조 하 여 설명 한 결과물 상 에 셀 어레이 영역 ( CAR ) 에 만 식각 정지 막 ( ESL ) 이 존재 하 도록 식각 정지 막 ( ESL ) 을 패 터닝 함 으로써 제조 될 수 있 다 . 본 실시 예 에 있 어서 , 연결 영역 ( CTR ) 상 에 식각 정지 막 ( ESL ) 이 생략 되 었 기 때문 에 , 제 2 채널 홀 들 ( CH 2 ) 을 형성 하 는 식각 공정 동안 더미 홀 들 ( DH ) 도 함께 형성 할 수 있 다 .