도 2 에서 전압 제어 발진기 ( VCO ) , 버퍼 ( BUF ) , PLL 2 분주 분 주기 ( PLL DIV 2 ) , PLL 비교기 ( PLL COMP ) 및 루프 필터 ( LOOP ) 는 PLL 회로 ( Phase Locked Loop circuit ) 를 구성 한다 . PLL 회로 는 국부 발진 신호 ( LOg ) 의 요구 되 는 주파수 를 찾 는 역할 을 담당 한다 . 구체 적 으로 , 버퍼 ( BUF ) 는 전압 제어 발진기 ( VCO ) 에서 출력 되 는 국부 발진 신호 ( LOg ) 를 버퍼링 ( buffering ) 하 여 PLL 2 분주 분 주기 ( PLL DIV 2 ) 로 전달 한다 . PLL 2 분주 분 주기 ( PLL DIV 2 ) 는 버퍼 ( BUF ) 로부터 입력 되 는 국부 발진 신호 ( LOg ) 를 2 분주 ( frequency dividing - by - 2 ) 하 여 출력 한다 . PLL 비교기 ( PLL COMP ) 는 PLL 2 분주 분 주기 ( PLL DIV 2 ) 의 출력 신호 ( LOd ) 의 주파수 와 소정 의 기준 주파수 ( REF ) 를 비교 하 고 , 두 주파수 차이 에 상응 하 는 펄스 신호 ( Sp ) 를 출력 한다 . 루프 필터 ( LOOP ) 는 펄스 신호 ( Sp ) 를 전압 신호 ( Sv ) 로 변환 하 여 출력 한다 . 전압 제어 발진기 ( VCO ) 는 전압 신호 ( Sv ) 에 상응 하 는 국부 발진 신호 ( LOg ) 를 출력 한다 . 본 발명 에서 의 PLL 회로 는 도 2 에 예시 된 바 에 국한 되 지 않 으며 도 2 에 예시 된 바 와 다른 형태 를 가질 수 도 있 다 .