본 발명 은 반도체 소자 의 제조 방법 에 관한 것 으로 , 저장 전극 콘 택 플러그 가 구비 된 반도체 기판 상부 에 제 1 산화 막 및 배리 어막 을 형성 하 는 단계 와 , 상기 배리 어막 의 소정 영역 을 식각 하 여 캐 패 시터 전극 영역 의 선폭 보다 작 은 배리 어막 패턴 을 형성 하 는 단계 와 , 상기 배리 어막 패턴 을 포함 하 는 전체 상부 에 제 2 산화 막 및 캐 패 시터 전극 영역 을 정의 하 는 하드 마스크 층 패턴 을 형성 하 는 단계 와 , 상기 하드 마스크 층 패턴 을 식각 마스크 로 상기 제 2 산화 막 및 제 1 산화 막 을 식각 하 여 캐 패 시터 전극 영역 을 형성 하 되 , 상기 배리 어막 패턴 은 유지 되 도록 하 는 단계 와 , 상기 캐 패 시터 전극 영역 표면 에 하부 전극 용 도전 층 을 형성 하 는 단계 와 , 상기 제 1 산화 막 및 제 2 산화 막 을 딥 아웃 공정 으로 제거 하 여 실린더 형 하부 전극 을 형성 하 되 , 상기 배리 어막 패턴 이 하부 전극 사이 에 구비 되 도록 하 는 단계 를 포함 하 며 , 캐 패 시터 전극 간 의 지지대 역할 을 하 는 배리 어막 패턴 을 형성 함 으로써 , 딥 아웃 공정 시 발생 하 는 캐 패 시터 전극 의 리닝 현상 및 캐 패 시터 전극 의 뽑힘 현상 을 방지 하 고 , 이 로 인해 발생 하 는 브릿지 ( Bridge ) 를 방지 하 여 소자 의 특성 을 향상 시키 는 기술 을 개시 한다 .