그러나 , 종래 의 도 3 에 나타내 는 탑재 대 는 , 탑 플레이트 ( 1 ) 가 세라믹 소 결체 ( 1 A ) 를 주체 로 하 여 형성 되 고 , 이 세라믹 소 결체 ( 1 A ) 의 상하 양면 에 이온 플 레이팅 에 의해 제 1 , 제 2 전극 ( 1 B , 1 C ) 이 형성 되 어 있 으므로 , 세라믹 소 결체 ( 1 A ) 를 일정 한 품질 로 유지 하 는 것 이 어렵 고 , 그 표면 에 형성 된 제 1 , 제 2 전극 ( 1 B , 1 C ) 이 1 ㎛ 정도 로 지극히 얇 아 표면 저항 이 높 아 져 , 반도체 웨이퍼 의 전기 적 특성 의 측정 결과 에 오차 를 발생 시킬 우려 가 있 었 다 . 또한 , 탑 플레이트 ( 1 ) 는 , 세라믹 소 결체 ( 1 A ) 의 표면 에 제 1 , 제 2 전극 ( 1 B , 1 C ) 이 이온 플 레이팅 에 의해 형성 되 어 있 으므로 , 탑 플레이트 ( 1 ) 의 제조 비용 이 높 다고 하 는 문제 도 있 었 다 . 제 1 , 제 2 전극 ( 1 B , 1 C ) 의 표면 저항 을 낮 게 하 기 위해 , 제 1 , 제 2 전극 을 무전 해 도금 이나 전해 도금 에 의해 두껍 게 하 는 방법 도 있 지만 . 이 경우 에 는 고온 측 정시 의 온도 변화 에 의해 세라믹 소 결체 ( 1 A ) 로부터 박리 될 우려 가 있 었 다 .