도 2 d 에 도시 한 바 와 같이 , 본 발명 의 일실 시예 에 따른 박막 트랜지스터 는 기판 ( 210 ) 이 형성 되 고 기판 ( 210 ) 상 에 게이트 전극 ( 260 ) 이 형성 될 수 있 다 . 기판 ( 210 ) 상 에 게이트 전극 ( 260 ) 의 일 측 과 타 측 각각 에 소정 의 이격 된 거리 를 갖 도록 소스 전극 ( 220 ) 및 드레 인 전극 ( 230 ) 이 형성 될 수 있 다 . 이후 , 기판 ( 210 ) 과 기판 ( 210 ) 상 에 형성 된 게이트 전극 ( 260 ) , 소스 전극 ( 220 ) 및 드레 인 전극 ( 230 ) 상 에 활성 층 ( 240 ) 이 형성 될 수 있 다 .