본 실시 형태 에서 나타내 는 박막 트랜지스터 는 , 게이트 전극 위 에 게이트 절 연막 , 미결정 반도체 막 , 버퍼 층 , 소스 영역 및 드레 인 영역 , 소스 전극 및 드레 인 전극 이 적층 되 어 , 채널 형성 영역 으로서 기능 하 는 미결정 반도체 막 의 표면 을 버퍼 층 이 덮 는다 . 또한 , 버퍼 층 의 일부 에 는 오목 한 부분 ( 홈 ) 이 형성 되 어 있 고 , 이 오목 한 부분 이외 의 영역 이 소스 영역 및 드레 인 영역 으로 덮여 진다 . 즉 , 버퍼 층 에 형성 되 는 오목 한 부분 에 의해 , 소스 영역 및 드레 인 영역 의 거리 가 떨어져 있 기 때문 에 , 소스 영역 및 드레 인 영역 의 사이 에서 의 리크 전류 를 저감 할 수 있 다 . 또한 , 버퍼 층 의 일부 를 에칭 함 으로써 오목 한 부분 을 형성 하 기 때문 에 , 소스 영역 및 드레 인 영역 의 형성 공정 에서 발생 하 는 에칭 잔사 를 제거 할 수 있 기 때문 에 , 잔사 를 통하 여 소스 영역 및 드레 인 영역 에 리크 전류 ( 기생 채널 ) 가 발생 하 는 것 을 회피 할 수 있 다 .