도 3 c 를 참조 하 면 , 상기 제 1 층간 절 연막 ( 214 ) 을 포함 한 반도체 기판 ( 200 ) 의 결과물 상 에 상기 비트 라인 콘 택 플러그 영역 및 스토리지 노드 콘 택 플러그 영역 을 포함 한 랜딩 플러그 형성 영역 을 노출 시키 는 제 1 마스크 패턴 ( 도시 안 됨 ) 을 형성 한다 . 그런 다음 , 상기 제 1 마스크 패턴 에 의해 노출 된 제 1 층간 절 연막 ( 214 ) 부분 을 식각 하 여 상기 게이트 ( 210 ) 들 사이 의 랜딩 플러그 형성 영역 을 노출 시키 는 콘 택 홀 ( CH ) 들 을 형성 한다 . 이어서 , 상기 제 1 마스크 패턴 을 제거 한다 .