본 실시 예 에서 , 제 어 게이트 패턴 들 ( 115 a ) 사이 에 셀 간 절 연막 ( 117 ) 이 배치 되 고 , 제 어 게이트 패턴 ( 115 a ) 과 셀 간 절 연막 ( 117 ) 사이 에 상기 셀 간 절 연막 ( 117 ) 대비 낮 은 유전 상수 를 갖 는 스 페이서 절 연막 ( 116 a 또는 116 b ) 이 형성 된다 . 다시 말 해서 , 상기 제어 게이트 패턴 ( 115 a ) 의 측벽 에 인접 하 여 낮 은 유전 상수 를 갖 는 스 페이서 절 연막 ( 116 a 또는 116 b ) 이 배치 됨 에 따라 , 상기 프린지 전계 는 상기 스 페이서 절 연막 ( 116 a 또는 116 b ) 내 로 집중 될 수 있 다 . 그 결과 , 상기 전계 에 의해 반도체 채널 층 ( 135 ) 으로부터 전하 포획 층 ( 126 ) 내 로 이동 되 는 전하 의 수 가 증가 하 여 전하 포획 층 ( 126 ) 내 에 더 많 은 전하 의 축적 이 유도 될 수 있 다 . 이 경우 , 데이터 가 프로그래밍 된 상태 의 단위 셀 의 문턱 전압 이 증가 할 수 있 고 , 이 경우 데이터 가 소거 된 상태 의 단위 셀 의 문턱 전압 을 기준 으로 한 프로그램 / 소거 문턱 전압 윈도우 가 증가 하 여 멀티 - 레벨 셀 ( multi - level cell ) 을 갖 는 소자 구현 이 유리 할 수 있 다 . 또한 , 전하 포획 층 ( 126 ) 내 에 더 많 은 전하 가 축적 됨 에 따라 , 포획 된 전하 가 시간 경과 에 따라 다소 손실 되 더라도 읽 기 오류 가 발행 할 정도 로 전하 가 손실 될 확률 은 줄어들 수 있 어 , 데이터 유지 특성 등 소자 신뢰 성 이 향상 될 수 있 다 .