또한 , 본 실시 예 에 따른 칩 실장 시스템 ( 1 ) 에서 는 , 제 1 촬상부 ( 35 a , 35 b ) 가 , 칩 ( CP ) 이 기판 ( WT ) 에 있 어서 의 칩 ( CP ) 이 실장 되 는 위치 에 배치 된 상태 에서 , 칩 ( CP ) 의 연직 하방 ( - Z 방향 ) 으로부터 , 칩 ( CP ) 의 얼라인먼트 마크 ( MC 1 a , MC 1 b ) 를 촬상 한다 . 또한 , 제 2 촬상부 ( 41 ) 는 , 칩 ( CP ) 이 기판 ( WT ) 에 있 어서 의 칩 ( CP ) 이 실장 되 는 위치 에 배치 된 상태 에서 , 기판 ( WT ) 의 연직 상방 ( + Z 방향 ) 으로부터 , 기판 ( WT ) 의 얼라인먼트 마크 ( MC 2 a , MC 2 b ) 를 촬상 한다 . 이 에 의해 , 칩 실장 시스템 ( 1 ) 은 , 칩 ( CP ) 의 얼라인먼트 마크 ( MC 1 a , MC 1 b ) 와 기판 ( WT ) 의 얼라인먼트 마크 ( MC 2 a , MC 2 b ) 를 고정 밀도 로 인식 할 수 있 기 때문 에 , 기판 ( WT ) 에 대한 칩 ( CP ) 의 얼라인먼트 정밀도 가 향상 되 는 이점 이 있 다 .