이 에 비해 , 본 실시 형태 의 반도체 장치 ( 1 ) 에서 는 , 촬상 소자 ( 10 ) ( 화소 부 ( 110 ) ) 를 제 1 기판 ( 100 ) 에 , 촬상 소자 ( 10 ) 의 제어 회로 를 포함 하 는 로직 회로 ( 210 ) 및 기억 소자 ( 40 ) ( 메모 리부 ( 230 ) ) 를 제 2 기판 ( 200 ) 에 마련 하 고 , 특히 , 로직 회로 ( 210 ) 를 구성 하 는 트랜지스터 ( 20 ) 를 제 2 기판 ( 200 ) 의 면 S 1 측 에 , 기억 소자 ( 40 ) 를 제 2 기판 ( 200 ) 의 면 S 2 측 에 마련 하 도록 했 다 . 이 에 의해 , 기억 소자 ( 40 ) 의 형성 을 원하 는 타이밍 , 구체 적 으로 는 , 트랜지스터 ( 20 ) 및 촬상 소자 ( 10 ) 의 형성 및 제 1 기판 ( 100 ) 과 제 2 기판 의 접합 을 행한 후 에 , 기억 소자 ( 40 ) 를 형성 하 는 것 이 가능 해진다 . 따라서 , 기억 소자 ( 40 ) 로 의 서멀 버짓 을 저감 하 는 것 이 가능 해진다 .