PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 게이트 ( Gate ) 가 접 지 단 에 접속 되 었 을 경우 ( 즉 , VbiasP = GND ) , ｜ VgsP 1 ｜=｜ VgsN 3 ｜ 를 만족 하 도록 트랜지스터 들 ( P 1 , N 3 ) 의 채널 사이즈 를 선택 할 수 있 다 . 이러 한 설정 을 통하 여 , 바이어스 조건 ( VbiasN = VDD ) 하 에서 NMOS 구동 트랜지스터 들 ( N 1 , N 2 ) 의 드레 인 전압 을 일치 시킬 수 가 있 다 . 한편 , 제 1 바이어스 전압 ( VbiasP ) 의 최적 치는 입력 전압 ( Vin ) 에 의존 하 기 때문 에 바이어스 조건 ( VbiasP = GND ) 하 에서 최 적치 로 구성 되 지 는 않 을 수 있 다 . 그러나 , 도 7 의 종래 구성 에 비하 면 PMOS 구동 트랜지스터 들 ( P 1 , P 2 ) 의 채널 - 길 이 변조 효과 를 최소한 으로 억제 할 수 있 어 현실 적 인 저전압 전원 하 에서 는 충분히 고정 밀도 를 유지 할 수 가 있 다 . 한편 , PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 게이트 ( Gate ) 가 트랜지스터 들 ( N 1 , N 2 ) 의 공통 소스 ( Common source ) 에 접속 되 었 을 경우 , 공통 소스 ( Common source ) 의 전위 는 수학식 ( Vin －｜ VgsN 1 ｜) 로 나타난다 . 따라서 , ｜ VgsP 3 ｜=｜ VgsN 1 ｜ 를 만족 하 도록 트랜지스터 들 ( P 3 , N 1 ) 를 설계 하 면 , 제 1 바이어스 전압 ( VbiasP ) 을 최적 화 할 수 있 어 저전압 에서 구동 되 는 고 정밀 의 전압 폴로 워 를 간편 하 게 구성 할 수 있 다 .