여기 서 언급 해 둘 것 으로서 , 제 2 실시 예의 제어 회로 ( 620 ) 는 , 또한 , 상술 의 제 1 초기 시간 및 제 2 초기 시간 에 근거 해 데이터 ( DQ ) 가 기입 되 기 시작 하 는 시간 이 , 데이터 ( DQ ) 가 래치 되 기 시작 하 는 시간 보다 빠른지 여부 를 판정 할 수 있 다 . 데이터 ( DQ ) 가 기입 되 기 시작 하 는 시간 이 , 데이터 ( DQ ) 가 래치 되 기 시작 하 는 시간 보다 빠른 경우 , 제 어 회로 ( 620 ) 는 , 동기 CAS 클록 ( CASP _ S ) 을 제공 하 고 , 동기 CAS 클록 ( CASP _ S ) 에 근거 해 CAS 클록 ( CASP ) 을 제공 한다 . 이 와 같이 해서 , 데이터 ( DQ ) 가 래치 되 는 타이밍 은 , 데이터 ( DQ ) 가 기입 되 는 타이밍 과 동기 하 고 , 데이터 ( DQ ) 가 래치 되 는 타이밍 이 , 데이터 ( DQ ) 가 기입 되 는 타이밍 을 따라 가 지 못하 는 상황 을 발생 시키 지 않 는다 .