도 22 및 23 은 , 본 발명 의 일 실시 예 에 따른 반도체 디바이스 ( 10 ) 를 , 2 개 의 상이 한 단면도 ( 절 단선 에 대해서 도 3 참조 ) 로 도시 한다 . 하나 이상 의 도전 성 재료 를 포함 하 는 상호 접속 층 ( 48 ) 은 이후 게이트 ( 20 , 36 ) 위 에 놓여서 전기 적 으로 접촉 하 도록 피착 된다 . 종래 의 포토 리소그래피 및 에칭 단계 들 이 실행 되 어 상호 접속 층 ( 48 ) 을 패 터닝 할 수 있 다 . 상호 접속 층 ( 48 ) 은 하나 이상 의 반도체 디바이스 들 ( 예컨대 , 트랜지스터 들 ) 의 게이트 들 을 전기 적 으로 연결 하 는 데 사용 될 수 있 음 에 유의 한다 . 상호 접속 층 ( 48 ) 이 형성 된 후 에 , 표준 처리 가 반도체 디바이스 ( 10 ) 를 완성 하 는 데 사용 될 수 있 다 . 예 를 들 면 , 하나 이상 의 레벨 간 의 유전체 층 및 / 또는 하나 이상 의 도전 성 상호 접속 층 이 형성 될 수 있 다 .