이 와 같이 구성 된 상기 지연 라인 ( 30 ) 에서 , 상기 초기 동작 신호 ( init ) 의 인 에 이 블 시점 에서 의 상기 지연 제어 코드 ( dlycnt < 1 : n >) 는 이미 ( 0 , 0 , ㆍㆍㆍ , 1 ) 로 설정 되 어 있 다 . 상기 피드백 클럭 ( clk _ fb ) 은 첫 번 째 단위 지연 부 ( 310 < 1 >) 의 제 2 낸드 게이트 ( ND 2 < 1 >) 에 입력 되 고 , 이후 상기 n - 1 개 의 단위 지연 부 ( 310 < 1 : n - 1 >) 를 거치 면서 지연 되 어 , n - 1 개 의 상기 단위 지연 클럭 ( udly < 1 : n - 1 >) 으로서 출력 된다 . 이 때 , 상기 n 번 째 의 단위 지연 부 ( 310 < n >) 의 제 3 낸드 게이트 ( ND 3 < n >) 는 상기 기준 클럭 ( clk _ ref ) 을 입력 받 는다 . 이 때 , 상기 n 번 째 의 단위 지연 부 ( 310 < n >) 의 제 2 낸드 게이트 ( ND 2 < n >) 의 출력 신호 는 하이 레벨 이 므로 , 상기 n 번 째 의 단위 지연 클럭 ( udly < n >) 은 상기 기준 클럭 ( clk _ ref ) 이 지연 된 형태 로서 생성 된다 .