다른 본 발명 의 반도체 장치 의 제조 방법 은 메모리 셀 트랜지스터 를 형성 하 는 메모리 셀 영역 과 , 주변 회로 트랜지스터 를 형성 하 는 주변 회로 영역 을 포함 하 는 반도체 기판 을 준비 하 는 공정 과 , 상기 주변 회로 영역 을 제 5 절 연막 으로 덮 는 공정 과 , 상기 메모리 셀 영역 에 제 1 절 연막 , 제 1 도 전막 , 제 2 절 연막 을 순서 대로 형성 하 여 다층 적 층막 을 형성 하 는 공정 과 , 상기 다층 적 층막 을 제 1 방향 을 따라 연장 되 는 복수 의 선 형상 패턴 을 포함 하 는 패턴 으로 가공 하 는 공정 과 , 상기 복수 의 선 형상 패턴 의 양측 에 각 선 형상 패턴 을 따라 연장 되 는 측 벽부 를 형성 하 는 공정 과 , 상기 반도체 기판 표면 에서 상기 측 벽부 의 양측 에 상기 측 벽부 를 따라 연장 되 는 복수 의 확산 층 을 형성 하 는 공정 과 , 상기 측 벽부 사이 에 소정 의 막 두께 로 제 2 도 전막 을 매립 하 여 , 각 확산 층 상 에서 확산 층 을 따라 연장 하 도록 제 2 도 전막 을 형성 하 는 공정 과 , 상기 측 벽부 사이 를 매 움 과 함께 상기 선 형상 패턴 을 덮 는 제 3 절 연막 을 형성 하 여 상기 메모리 셀 영역 을 덮 는 공정 과 , 상기 주변 회로 영역 을 덮 는 상기 제 5 절 연막 을 제거 하 는 공정 과 , 상기 주변 회로 영역 에 주변 회로 트랜지스터 를 형성 하 는 공정 과 , 상기 주변 회로 트랜지스터 및 상기 제 3 절 연막 상 에 제 4 절 연막 을 형성 하 는 공정 과 , 상기 제 4 절 연막 및 상기 제 3 절 연막 을 상기 측 벽부 의 높이 까지 평탄 화 하 여 상기 선 형상 패턴 의 제 2 절 연막 을 노출 시키 는 공정 과 , 상기 제 2 절 연막 을 제거 하 여 상기 제 1 도 전막 을 노출 시키 는 공정 과 , 상기 제 1 도 전막 상 및 상기 제 3 절 연막 상 에 제 3 도 전막 을 형성 하 는 공정 과 , 상기 제 3 도 전막 을 상기 제 1 방향 에 대략 직교 하 는 제 2 방향 을 따라 연장 되 는 복수 의 제 1 배선 으로 가공 하 는 공정 과 , 상기 제 1 배선 에 덮여 있 지 않 은 부분 에서 상기 선 형상 패턴 의 제 1 도 전막 을 제거 하 는 공정 을 포함 하 는 것 을 특징 으로 한다 .