이하 에서 는 설명 의 편의 성 을 고려 하 여 카스 레이턴 시가 2 일 때 카스 레이턴 시 는 DRAM 내부 의 로직 구성 에 의한 지연 시간 보다 작 아 비 정상 적 인 데이터 출력 이 발생 할 수 있 다고 가정 하 여 설명 한다 . 즉 카스 레이턴 시 신호 ( CLsig ) 는 카스 레이턴 시가 2 일 때 인 에 이 블 되 고 , 카스 레이턴 시가 2 보다 클 때 디제이 블 된다 .