각 스트링 의 드레 인 선택 트랜지스터 ( DST ) 는 비트 라인 과 메모리 셀 들 ( MC 1 ~ MCn ) 사이 에 연결 될 수 있 다 . 행 방향 으로 배열 되 는 스트링 들 의 드레 인 선택 트랜지스터 들 ( DST ) 은 행 방향 으로 연장 되 는 드레 인 선택 라인 에 연결 될 수 있 다 . 제 1 행의 스트링 들 ( CS 11 '~ CS 1 m ') 의 드레 인 선택 트랜지스터 들 ( DST ) 은 제 1 드레 인 선택 라인 ( DSL 1 ) 에 연결 될 수 있 다 . 제 2 행의 스트링 들 ( CS 21 '~ CS 2 m ') 의 드레 인 선택 트랜지스터 들 ( DST ) 은 제 2 드레 인 선택 라인 ( DSL 2 ) 에 연결 될 수 있 다 .