도 3 내지 도 5 에서 , 하나 의 비트 라인 ( BL ) 에 3 개 의 낸드 스트링 들 ( NS ) 이 연결 되 는 것 으로 설명 되 었 다 . 그러나 , 하나 의 비트 라인 ( BL ) 에 3 개 의 낸드 스트링 들 ( NS ) 이 연결 되 는 것 으로 한정 되 지 않 는다 . 예 시 적 으로 , 메모리 블록 ( BLKa ) 에서 , 하나 의 비트 라인 ( BL ) 에 m 개 의 낸드 스트링 들 ( NS ) 이 연결 될 수 있 다 . 이때 , 하나 의 비트 라인 ( BL ) 에 연결 되 는 낸드 스트링 들 ( NS ) 의 수 만큼 , 제 1 방향 으로 신장 되 는 제 1 도전 물질 들 ( 211 ~ 291 , 212 ~ 292 , 213 ~ 293 ) 의 수 및 공통 소스 라인 ( CSL ) 으로 동작 하 는 도핑 영역 들 ( 311 ~ 314 ) 의 수 또한 조절 될 것 이 다 .