제 1 내지 제 6 메모리 셀 트랜지스터 ( MC 1 , MC 2 , MC 3 , MC 4 , MC 5 , MC 6 ) 는 소스 라인 ( SL ) 과 비트 라인 ( BL ) 사이 에서 각각 제 1 내지 제 6 채널 층 ( ch 1 , ch 2 , ch 3 , ch 4 , ch 5 , ch 6 ) 을 구비 할 수 있 다 . 제 1 내지 제 6 메모리 셀 트랜지스터 ( MC 1 , MC 2 , MC 3 , MC 4 , MC 5 , MC 6 ) 는 제 1 내지 제 6 채널 층 ( ch 1 , ch 2 , ch 3 , ch 4 , ch 5 , ch 6 ) 에 인접 한 전하 트랩 층 을 각각 구비 할 수 있 다 . 제 1 내지 제 6 메모리 셀 트랜지스터 ( MC 1 , MC 2 , MC 3 , MC 4 , MC 5 , MC 6 ) 의 게이트 전극 층 은 각각 서로 다른 제 1 내지 제 6 워드 라인 ( WL 1 , WL 2 , WL 3 , WL 4 , WL 5 , WL 6 ) 에 연결 될 수 있 다 . 상부 선택 트랜지스터 ( UST ) 과 하부 선택 트랜지스터 ( LST ) 는 각각 턴 온 또는 턴 오프 됨 으로써 , 각각 비트 라인 ( BL ) 및 소스 라인 ( SL ) 사이 의 전압 을 , 제 1 내지 제 6 채널 층 ( ch 1 , ch 2 , ch 3 , ch 4 , ch 5 , ch 6 ) 에 인가 하 거나 또는 제 1 내지 제 6 채널 층 ( ch 1 , ch 2 , ch 3 , ch 4 , ch 5 , ch 6 ) 으로부터 제거 하 는 역할 을 수행 할 수 있 다 . 상부 선택 트랜지스터 ( UST ) 과 하부 선택 트랜지스터 ( LST ) 의 게이트 전극 층 은 각각 상부 선택 라인 ( USL ) 및 하부 선택 라인 ( LSL ) 에 연결 될 수 있 다 .