일부 실시 예 에서 , 도 3 , 4 a 및 4 b 에 도시 된 바 와 같이 , 대응 하 는 컬럼 과 함께 , ( 공유 되 는 차동 라인 의 쌍 일 수 있 는 ) 공유 I / O 라인 ( 455 ) 에 선택 적 으로 연결 될 수 있 는 감지 증폭기 및 / 또는 계산 구성 요소 의 특정 개수 가 8 일 수 있 다 . 서브 어레이 의 부분 ( 462 - 1 , 462 - 2 , ..., 462 - M ) 의 개수 가 서브 어레이 에 연결 될 수 있 는 공유 I / O 라인 ( 455 - 1 , 455 , 2 , ..., 455 - M ) 의 개수 와 동일 할 수 있 다 . 서브 어레이 는 공유 된 I / O 라인 ( 455 - 1 , 455 , 2 , ..., 455 - M ) 을 서브 어레이 ( 425 - 0 , ..., 426 - N - 1 ) 간 에 연결 하 기 위한 다양 한 DRAM 아키텍처 에 따라 배열 될 수 있 다 .