상기 판 단부 ( 110 ) 는 상기 칩 선택 신호 ( CS ) 를 입력 받 는 제 1 펄스 발생 부 ( 111 ) , 소오 스 가 전 원단 과 연결 되 고 게이트 가 상기 제 1 펄스 발생 부 ( 111 ) 의 출력 단과 연결 되 는 제 1 트랜지스터 ( M 11 ) , 게이트 에 클럭 ( CLK ) 을 공통 입력 받 고 상기 제 1 트랜지스터 ( M 11 ) 와 접지 단 사이 에 연결 된 제 1 인버터 ( IV 11 ) , 상기 제 1 인버터 ( IV 11 ) 의 출력 단과 연결 된 제 1 래치 ( 112 ) , 상기 제 1 래치 ( 112 ) 의 출력 단과 연결 된 제 2 인버터 ( IV 12 ) , 상기 제 2 인버터 ( IV 12 ) 와 연결 된 제 1 지 연부 ( 113 ) , 상기 제 2 인버터 ( IV 12 ) 의 출력 과 상기 제 1 지 연부 ( 113 ) 의 출력 을 입력 받 는 제 1 낸드 게이트 ( ND 11 ) , 상기 제 1 낸드 게이트 ( ND 11 ) 의 출력 을 입력 받 는 제 3 인버터 ( IV 13 ) , 및 상기 제 3 인버터 ( IV 13 ) 의 출력 을 입력 받 는 제 2 펄스 발생 부 ( 114 ) 를 포함 한다 .