도 1 내지 도 3 을 참조 하 면 , 메모리 시스템 의 읽 기 동작 시 , 메모리 는 메모리 컨트롤러 로부터 읽 기 명령 ( RD ) 을 제공 받 는다 . 메모리 는 스트로브 신호 발생기 를 포함 하 고 , 읽 기 명령 ( RD ) 을 입력 받 은 후 소정 의 출력 딜레이 후 에 스트로브 신호 발생기 를 통해 데이터 스트로브 신호 ( DQS ) 를 생성 한다 . 출력 딜레이 는 유효 출력 딜레이 ( tSAC ) 를 포함 하 고 , CL ( CAS latency ) - 1 클록 주기 ( 1 clk ) + tSAC 로 표현 된다 . 유저 에 의해 칼럼 어드레스 스트로브 지연 신호 ( CAS latency ) ( 이하 , CL 이 라 칭함 ) 는 클록 신호 ( CK ) 의 2 클록 주기 ( 2 clk ) 또는 3 클록 주기 ( 3 clk ) 로 미리 정해진다 . 도 1 내지 도 3 은 CL 을 2 클록 주기 ( 2 clk ) 로 정한 경우 이 다 .