계속 해서 , 게이트 절연 층 ( 53 ) , 산화물 반도체 층 ( 54 ) , 소스 층 ( 55 a ) 및 드레 인 층 ( 55 b ) 상 에 막 두께 300 nm 의 산화 실리콘 층 으로 이루어지 는 보호 절연 층 ( 56 ) 을 형성 하 였 다 . 또한 , 보호 절연 층 ( 56 ) 을 포토 리소그래피 법 을 이용 하 여 선택 적 으로 에칭 하 였 다 ( 도 2 f 참조 ) . 또한 , 당해 에칭 공정 은 게이트 층 , 소스 층 및 드레 인 층 과 , 나중 에 형성 되 는 도전 층 과 의 콘택트 홀 을 형성 하 기 위한 공정 이 다 .