한편 , 본 발명 의 다른 실시 예 에 의한 HEMT 의 경우 , 도 2 에 도시 한 바 와 같이 , 제 2 반도체 층 ( 32 ) 에 리세 스 ( 40 ) 가 존재 할 수 있 다 . 리세 스 ( 40 ) 는 게이트 전극 ( 38 ) 의 소스 전극 ( 34 S ) 과 겹치 지 않 은 부분 에 대응 되 는 위치 에 존재 할 수 있 다 . 리세 스 ( 40 ) 가 존재 함 으로써 , 제 1 반도체 층 ( 30 ) 에 형성 된 2 DEG 채널 ( 42 ) 에서 리 세스 ( 40 ) 아래 에 대응 하 는 영역 은 전자 농도 가 감소 되 거나 디 플리 션 ( depletion ) 될 수 있 다 .