도 5 를 참조 하 면 , 상기 NMOS 영역 을 덮 고 PMOS 영역 을 노출 하 는 제 2 포토레지스트 마스크 ( 27 ) 를 기판 상 에 형성 한다 . 상기 PMOS 영역 의 더미 게이트 패턴 ( 15 p ) 을 식각 마스크 로 이용하 여 , 상기 PMOS 영역 의 더미 게이트 패턴 ( 15 ) 외측 의 PMOS 영역 의 제 1 식각 저 지막 ( 13 ) 및 제 2 식각 저 지막 ( 25 ) 과 희생 층 ( 3 ) 및 채널 층 ( 5 ) 을 식각 하 여 상기 PMOS 영역 의 상기 더미 게이트 패턴 ( 15 p ) 하부 에 복수 개 의 패턴 된 희생 층 ( 3 p ) 및 채널 층 ( 5 p ) 을 포함 하 는 제 2 액티브 패턴 ( 22 ) 을 형성 한다 . 상기 식각 공정 에 의해 상기 제 1 희생 층 ( 3 a ) 아래 의 반도체 기판 도 일정 깊이 로 식각 된다 . 상기 제 2 액티브 패턴 ( 22 ) 이 상기 제 1 액티브 패턴 ( 21 ) 의 폭 보다 크 게 형성 될 수 있 다 . 이 는 더미 게이트 패턴 ( 15 p ) 의 폭 을 더미 게이트 패턴 ( 15 n ) 의 폭 보다 크 게 형성 하 는 것 에 의해서 이루어질 수 있 다 . 따라서 , 상기 제 2 액티브 패턴 ( 22 ) 의 채널 층 ( 5 p ) 의 폭 이 상기 제 1 액티브 패턴 ( 21 ) 의 채널 층 ( 5 n ) 의 폭 보다 클 수 있 다 . 상기 제 2 액티브 패턴 ( 22 ) 을 이루 는 복수 개 의 패턴 된 채널 층 ( 5 p ) 및 희생 층 ( 3 p ) 은 부분 적 으로 등방성 식각 되 어 상기 더미 게이트 패턴 ( 15 p ) 의 폭 보다 작 을 수 있 다 .