일부 예 에서 , 풀 업 ( pull - up ) 트랜지스터 ( 예 를 들 어 , MP 1 ~ MP 3 ) 및 풀 로우 ( pull - low ) 트랜지스터 ( 예 를 들 어 , MN 1 ~ MN 2 ) 가 , 제 2 전압 도메인 ( VSS 에서 VDDM 까지 ) 에서 변화 하 는 제 2 입력 트래킹 신호 ( INL ) 와 같 은 , 동일 한 입력 트래킹 신호 에 의해 구동 되 는 경우 , 풀 업 트랜지스터 ( 예 를 들 어 , MP 1 ~ MP 3 ) 및 풀 로우 트랜지스터 ( 예 를 들 어 , MN 1 ~ MNN ) 에 대한 바이어스 전압 은 전체 전압 범위 ( VSS 에서 VDDH 까지 ) 에 비해 더 낮 은 전압 범위 ( VSS 에서 VDDM 까지 ) 로 시프트 될 것 이 다 . 입력 버퍼 회로 ( 100 a ) 의 문턱 전압 ( Vt ) 이 입력 신호 ( SIN ) 의 VSS 내지 VDDH 사이 의 중간 레벨 쯤 에 있 을 수 있 는 것 이 바람직 하 기 때문 에 , 이 들 바이어스 전압 을 더 낮 은 전압 범위 로 시프트 시키 는 것 은 이상 적 이 지 않 다 . 더 낮 은 전압 범위 로 시프트 하 는 바이어스 전압 을 보상 하 고 문턱 전압 ( Vt ) 을 유지 하 기 위해 , 풀 업 트랜지스터 ( 예 를 들 어 , MP 1 ~ MP 3 ) 의 크기 는 풀 로우 트랜지스터 ( 예 를 들 어 , MN 1 ~ MN 2 ) 보다 크 게 되 는 것 이 요구 되 어 , 풀 업 트랜지스터 ( 예 를 들 어 , MP 1 ~ MP 3 ) 는 VSS 로부터 VDDH 까지 의 더 넓 은 전압 차 윈도우 에서 동작 될 수 있 다 . 일부 예 들 에서 , 풀 업 트랜지스터 의 크기 ( MP 1 ~ MP 3 ) 와 풀 로우 트랜지스터 ( 예 를 들 어 , MN 1 ~ MN 2 ) 의 크기 사이 의 비 는 50 : 1 내지 100 : 1 에 도달 할 수 있 다 . PMOS 트랜지스터 및 NMOS 트랜지스터 는 이러 한 큰 크기 차이 를 갖 는 회로 배치 상 에 구현 하 기 가 어렵 다 . 다시 말 해서 , 제 1 인버터 는 PMOS 트랜지스터 와 NMOS 트랜지스터 사이 의 적당 한 ( reasonable ) 크기 비율 을 가질 수 있 다 .