다음 에 , 도 31 및 도 32 에 도시 한 바 와 같이 , 드레 인 측 도전 층 ( 41 : 제 4 도전 층 ) 및 소스 측 도전 층 ( 42 : 제 4 도전 층 ) 위 에 산화 실리콘 ( SiO 2 ) 을 피착 시켜 , 선택 게이트 트랜지스터 절연 층 ( 44 ) 을 형성 한다 . 계속 해서 , 드레 인 측 홀 ( 45 a : 제 2 관통 홀 ) 을 , 제 2 메모리 홀 ( 35 b ) 과 정합 하 도록 선택 게이트 트랜지스터 절연 층 ( 44 ) , 드레 인 측 도전 층 ( 41 ) 및 층간 절연 층 ( 34 ) 을 관통 시켜 형성 한다 . 또한 , 소스 측 홀 ( 45 b : 제 2 관통 홀 ) 을 , 제 2 메모리 홀 ( 35 b ) 과 정합 하 도록 선택 게이트 트랜지스터 절연 층 ( 44 ) , 소스 측 도전 층 ( 42 ) 및 층간 절연 층 ( 34 ) 을 관통 시켜 형성 한다 .