한편 , 라인 형태 로 뻗 어 있 는 게이트 라인 은 패턴 의 마진 ( margin ) 및 임계 치수 균일 도 ( critical dimension uniformity ) 를 고려 하 여 설정 된 것 이 다 . 이 는 라인 앤드 스페이스 ( line and space ) 타입 과 같이 단순 한 패턴 일수록 마진 및 임계 치수 균 일 도 에 유리 한 특성 을 갖 기 때문 이 다 . 그런데 라인 앤드 스페이스 형태 로 배열 된 게이트 라인 은 , 반도체 소자 의 집적도 가 높 아 짐 에 따라 공정 마진 이 축소 되 면서 소자 분리 막 ( 110 ) 과 게이트 라인 ( 115 ) 간 의 오버레이 마진 ( overlay margin ) 부족 한 문 제 가 발생 하 게 된다 . 소자 분리 막 ( 110 ) 과 게이트 라인 ( 115 ) 간 의 오버레이 마진 이 부족 하 면 , 활성 영역 ( 105 ) 종단 부 에 게이트 라인 ( 115 ) 이 오버랩 ( overlap ) 되 는 부분 ( A ) 이 발생 할 수 있 다 . 이 와 같이 활성 영역 ( 105 ) 종단 부 와 게이트 라인 ( 115 ) 이 오버랩 되 는 부분 ( A ) 은 이후 반도체 소자 제조 공정 시 진행 되 는 식각 공정 에서 어택 ( attack ) 을 받 을 수 있 고 , 이 로 인하 여 공정 마진 이 감소 하 는 문제 가 발생 할 수 있 다 .