도 5 내지 도 15 및 도 17 은 , 본 개시 의 다양 한 양상 에 따라서 게이트 전극 을 형성 하 기 위해 수행 되 는 다양 한 공정 단계 를 도시 하 기 위한 , X - Z 평면 을 따른 반도체 디바이스 ( 200 ) 의 일부 의 도식 적 인 단편 적 측 단면도 이 다 . 일부 실시 예 에서 , 단면 커팅 은 , 반도체 디바이스 ( 200 ) 의 트랜지스터 의 채널 영역 에 맞추 어 정렬 된 , 도 4 에 도시 된 커트라인 A - A ' 의 위치 에 대응 하 여 취해진다 . 커트라인 A - A ' 은 X 방향 으로 연장 되 므로 , 도 5 내지 도 15 및 도 17 은 X - 커트 도면 으로 도 지칭 될 수 있 다 . 일관 성 및 명료 성 의 이유 로 , 도 4 에 나타나 는 것 과 유사 한 컴포넌트 는 도 5 내지 도 15 및 도 17 에서 동일 하 게 레이블 링 된다 . 단순 성 의 이유 로 도 5 내지 도 15 및 도 17 은 PMOS 트랜지스터 의 게이트 구조물 을 형성 하 는 처리 단계 를 도시 한다는 것 또한 이해 된다 . 그러나 , 아래 에 더 상세히 논의 되 는 바 와 같이 , PMOS 트랜지스터 내 에 p 형 금속 이 형성 되 는 경우 에 NMOS 트랜지스터 내 에 는 n 형 금속 이 형성 되 고 , 또는 그 반대 의 경우 또한 성립 한다는 점 을 제외 하 면 , NMOS 트랜지스터 의 게이트 구조물 을 형성 하 기 위한 처리 단계 는 상당히 유사 할 수 있 다 .