도 12 a 에 도시 된 바 와 같이 , 각각 의 계산 셀 ( 1202 ) 은 포 토리 소그라 피 , 도핑 , 에칭 및 평탄 화 기술 들 을 포함 하 는 임의 의 다양 한 집 적 회로 제조 방법 을 이용 하 여 제조 된다 . 계산 셀 의 표면 ( 1204 ) 은 전술 한 4 개 의 수직 도전 성 핀 에 대한 4 개 의 도전 성 베이스 ( 1206 - 1209 ) 를 포함 한다 . 계산 셀 들 은 제조 방법 들 및 특정 응용 들 에 의해 구현 될 필요 가 있 는 계산 셀 거동 에 대한 수학 적 모델 들 에 따라 임의 의 다양 한 형상 및 크기 를 가질 수 있 다 . 셀 들 에 대한 일반 적 인 형상 들 은 정사각형 , 직사각 형 , 육각 형 및 등변 삼각형 을 포함 하 며 , 이 들 모두 는 반도체 기판 의 표면 을 완전히 타일 화 하 도록 2 차원 어 레이 들 로 레이아웃 될 수 있 다 . 하부 집 적 회로 의 제조 에 이어지 는 제 1 단계 에서 , 도 12 b 에 도시 된 바 와 같이 , 집 적 회로 의 표면 위 에 나노 와이어 들 의 제 1 하위 층 ( 1210 ) 이 임프 린트 되 거나 , 다른 방법 들 로 제조 되 며 , 각각 의 나노 와이어 는 패드 ( 1212 ) 와 같 은 패드 형 구조 를 통해 단일 수직 핀 과 접촉 하 고 , 패드 로부터 반대 방향 들 로 연장 하 여 단일 나노 와이어 를 형성 한다 . 도 12 b 에 도시 된 바 와 같이 , 나노 와이어 들 의 제 1 하위 층 의 나노 와이어 들 은 서로 평행 하 고 , 하부 계산 셀 의 양 입력 핀 들 또는 양 출력 핀 들 에 접속 되 는데 , 주어진 하위 층 의 단일 나노 와이어 는 기껏해야 하나 의 핀 에 만 접속 된다 . 제 1 하위 층 의 나노 와이어 들 에 접속 되 지 않 은 수직 핀 들 은 하부 수직 핀 도전 성 베이스 들 ( 도 12 a 의 1207 및 1209 ) 에 중첩 되 는 비 아들 로서 제 1 하위 층 ( 1214 , 1216 ) 내 에 연장 된다 .