도 2 에 도시 된 데이터 인터페이스 장치 는 타이밍 컨트롤러 ( 10 ) 의 출력 단 에 내장 된 시리얼 라이저 ( Serializer ) ( 24 ) , 위상 동기 회로 ( Phase Locked Loop ; 이하 PLL ) ( 26 ) 를 포함 하 여서 데이터 들 사이 에 클럭 을 삽입 하 여 전송 하 는 송 신부 ( 20 ) 와 , 데이터 IC 들 ( D - IC 1 내지 D - IC 8 ) 각각 의 입력단 에 내장 된 클럭 / 데이터 검 출부 ( 64 ) , 지연 동기 회로 ( Delay Locked Loop ; 이하 DLL ) ( 66 ) , 디 시리얼 라이저 ( Deserializer ) ( 68 ) 를 포함 하 여서 송 신부 ( 20 ) 로부터 수신 된 데이터 에서 클럭 과 데이터 를 분리 하 는 수 신부 ( 60 ) 를 구비 한다 . 또한 , 송 신부 ( 20 ) 는 클럭 이 삽입 된 데이터 및 클럭 이 네이블 신호 ( CLK _ E ) 를 차동 신호 로 변환 하 여 출력 하 는 LVDS 송 신부 ( 30 ) 를 더 구비 하 고 , 수 신부 ( 60 ) 는 수신 된 차동 신호 로부터 클럭 이 삽입 된 데이터 및 클럭 이 네이블 신호 ( CLK _ E ) 를 복원 하 여 출력 하 는 LVDS 수 신부 ( 62 ) 를 더 구비 한다 .