메모리 디바이스 ( 120 ) 는 어드레스 회로 ( 142 ) 를 포함 하 여 , 데이터 버스 ( 156 ) , 가령 , 호스트 ( 110 ) 로부터 의 I / O 버스 를 통해 I / O 회로 ( 144 ) 에 의해 제공 되 는 , 가령 , 로컬 I / O 라인 및 전역 I / O 라인 을 통해 외부 ALU 회로 및 DRAM 데이터 라인 ( DQ ) 에 제공 되 는 어드레스 신호 를 래치 할 수 있 다 . 본 명세서 에 사용 될 때 , DRAM DQ 가 버스 , 가령 , 데이터 버스 ( 156 ) 를 통한 , 뱅크 , 가령 , 제어기 ( 140 ) 및 / 또는 호스트 ( 110 ) 로 의 데이터 의 입력 및 이 로부터 의 데이터 의 출력 을 가능 하 게 할 수 있 다 . 쓰 기 연산 동안 , 가령 , 전압 및 / 또는 전류 변동 이 DQ , 가령 , 핀 에 적용 될 수 있 다 . 이 들 변동 이 적절 한 신호 로 해석 되 고 선택 된 메모리 셀 에 저장 될 수 있 다 . 읽 기 연산 동안 , 액세스 가 완료 되 고 출력 이 활성 화 되 면 , 선택 된 메모리 셀 로부터 읽힌 데이터 값 이 DQ 에 나타날 수 있 다 . 또 다른 시점 에서 , DQ 는 DQ 가 전류 를 소 싱 또는 싱 킹 하 지 않 고 시스템 에 신호 를 제공 하 지 않 는 상태 일 수 있 다 . 이 는 또한 본 명세서 에 기재 된 바 와 같이 둘 이상 의 디바이스 , 가령 , 뱅크 가 데이터 버스 를 공유 할 때 DQ 경합 을 감소 시킬 수 있 다 .