도 6 에 도시 된 바 와 같이 , 오류 정정 회로 는 , 제 2 부호 율 ( k / ( n + α ) ) 에 대응 하 는 패리티 체크 행렬 , 즉 ( n - k + α ) × ( n + α ) 의 사이즈 를 갖 는 제 2 패리티 체크 행렬 ( H 2 ) 과 코드 워드 ( C 2 ) 에 대응 하 는 n + α 비트 의 판독 값 들 ( R 2 ) 을 이용 하 여 제 2 오류 정정 디 코딩 을 수행 할 수 있 다 . 코드 워드 ( C 2 ) 에 대응 하 는 n + α 비트 의 판독 값 들 ( R 2 ) 은 , 부분 코드 워드 ( C 1 ) 에 대응 하 는 n 비트 의 판독 값 들 ( R 1 ) 및 제 2 패리티 파트 ( P α ) 에 대응 하 는 α 비트 의 판독 값 들 ( R α ) 을 포함 할 수 있 다 . 여기 서 , 제 1 부호 율 ( k / n ) 에 대응 하 는 제 1 패리티 체크 행렬 ( H 1 ) 은 , 제 2 부호 율 ( k / ( n + α ) ) 에 대응 하 는 제 2 패리티 체크 행렬 ( H 2 ) 과 특수 한 관계 에 있 을 수 있 다 . 이 는 관련 되 는 도면 인 도 11 을 참조 하 여 후술 한다 .