또한 , 각 에칭 과정 에서 의 광전자 수율 의 변화 량 으로부터 전자 점유 결함 의 깊이 방향 분포 를 견적 한 결과 를 도 7 에 나타내 었 다 . 이 도 7 에 나타낸 바 와 같이 , Si 가 전자 대 상단 ( Ev ) 으로부터 0 . 28 eV 얕 은 에너지 위치 ( E - Ev = 0 . 28 eV ) 의 전자 점유 결함 밀도 ( 트랩 밀도 ) 는 Si 기판 계면 근방 에서 최대 ( ~ 6 . 0 × 1018 ㎝- 3 eV - 1 ) 로 되 어 , Si 기판 계면 으로부터 4 ㎚ 정도 의 영역 에서 최소 ( ~ 3 . 2 × 1017 ㎝- 3 eV - 1 ) 로 되 는 것 이 알 았 다 . 또한 , 실리콘 의 미드 갭 에 상당 하 는 에너지 위치 ( EEv = 0 . 56 eV ) 에서 는 , Si 계면 근방 의 전자 점유 결함 밀도 는 현저히 저하 되 는 한편 , 질화규소 막 중 에서 는 , 가 전 자대 측 과 동일 한 전자 점유 결함 밀도 분포 가 얻 어 졌 다 .