메모리 디바이스 ( 120 ) 는 , 가령 , 제 1 서브 어레이 내 메모리 셀 로부터 제 2 서브 어레이 내 메모리 셀 로 데이터 값 의 이동 을 선택 적 으로 구현 하 기 위해 , 복수 의 서브 어레이 의 감지 회로 에 연결 되 도록 구성 된 공유 I / O 라인 ( 가령 , 도 1 c 의 155 ) 을 포함 할 수 있 다 . 메모리 디바이스 ( 120 ) 는 , 다양 한 실시 예 에서 , 가령 , 동일 한 파티션 또는 상이 한 파티션 에서 제 1 서브 어레이 로부터 제 2 서브 어 레이로 의 복수 의 데이터 값 의 병렬 이동 을 선택 적 으로 구현 하 기 위해 , 파티션 ( 가령 , 도 3 의 355 및 도 4 a 및 4 b 의 455 - 1 , 455 - 2 , ..., 455 - M ) 에 의해 공유 되 는 복수 의 I / O 라인 을 포함 할 수 있 다 . 제어기 ( 140 ) 는 DRAM 프로토콜 및 DRAM 논리 및 전기 적 인터페이스 를 이용해 메모리 셀 의 뱅크 내 서 브 어 레이 들 간 에 , 가령 , 호스트 ( 110 ) 로부터 의 커맨드 에 응답 하 여 , 본 명세서 에 기재 된 병렬 파티 셔 닝 된 데이터 이동 을 이용 해 데이터 값 을 이동 ( 복사 , 전송 , 및 / 또는 이송 ) 하 도록 구성 될 수 있 다 . 예 를 들 어 , 제어기 ( 140 ) 는 DRAM 프로토콜 및 DRAM 논리 및 전기 인터페이스 의 구현 을 위해 저장 된 명령 을 이용 하 도록 구성 될 수 있 다 .