전압 생성 회로 ( 150 ) 는 제어 로직 ( 140 ) 에서 출력 되 는 제어 신호 들 ( VG _ signals ) 에 응답 하 여 검증 전압 ( Vverify ) 및 패스 전압 ( Vpass ) 을 생성 하 고 , 어 드레스 디코더 ( 120 ) 는 제어 로직 ( 140 ) 에서 출력 되 는 제어 신호 들 ( AD _ signals ) 에 응답 하 여 검증 전압 ( Vverify ) 을 선택 된 메모리 블럭 ( BLK 1 ) 의 선택 된 워드 라인 ( Sel WL ) 에 인가 하 고 ( S 431 ) , 나머지 비 선택 된 워드 라인 들 ( Unsel WLs ) 에 는 패스 전압 ( Vpass ) 을 인가 한다 . 이 때 , 선택 된 메모리 블럭 ( BLK 1 ) 의 드레 인 선택 라인 ( DSL 1 ) , 소스 선택 라인 ( SSL 1 ) , 드레 인 패스 워드 라인 ( DPWL 1 ) , 및 소스 패스 워드 라인 ( SPWL 1 ) 에 는 패스 전압 ( Vpass ) 이 인가 되 어 턴 온 된다 . 이때 , 읽 기 및 쓰 기 회로 ( 130 ) 는 비트 라인 들 ( BL 1 내지 BLm ) 의 전위 레벨 또는 전 류량 을 감지 하 여 센싱 동작 을 수행 하 여 선택 된 워드 라인 ( Sel WL ) 과 연결 된 복수 의 메모리 셀 들 이 목표 문턱 전압 레벨 이상 의 문턱 전압 레벨 로 프로그램 되 었 는지 검증 한다 .