코어 ( 1100 ) 는 단지 하나 의 DFMA 유닛 ( 1102 ) 을 갖 고 , P 연산자 세트 들 은 , 둘 다 카운터 ( 1216 ) 에 의해 제어 되 는 출력 다 중화기 들 ( muxs ) ( 1212 , 1214 ) 을 사용 하 여 순차 적 으로 유리 하 게 전달 된다 . 다 중화기 들 ( 1212 및 1214 ) 은 카운터 ( 1216 ) 에 응답 하 여 각각 의 컬렉터 들 ( 1204 및 1206 ) 로부터 피연산자 트리플 릿 의 MSB 들 및 LSB 들 을 선택 한다 . 예 를 들 어 , 나타낸 데이터 경로 들 에서 , 다 중화기 ( 1212 ) 는 컬렉터 ( 1204 ) 의 레지스터 ( 1208 ) 로부터 피연산자 A 의 32 MSB 들 을 선택 할 수 있 는 한편 , 다 중화기 ( 1214 ) 는 컬렉터 ( 1206 ) 의 레지스터 ( 1210 ) 로부터 동일 한 피연산자 A 의 32 LSB 들 을 선택 할 수 있 다 . 64 비트 들 이 배 정도 폭 경로 상 에서 DFMA 유닛 ( 1102 ) 에 전달 된다 . 유사 하 게 , ( 레지스터 들 ( 1220 및 1222 ) 로부터 의 ) 피연산자 B 및 ( 레지스터 들 ( 1224 및 1226 ) 로부터 의 ) C 는 동일 한 카운터 ( 1216 ) 에 의해 제어 된 대응 하 는 다 중화기 들 ( 명확히 도시 되 지 않 음 ) 을 사용 하 여 DFMA 유닛 ( 1102 ) 에 전달 될 수 있 다 . 다음 클록 사이클 에 대해 , 컬렉터 들 ( 1204 및 1206 ) 에 있 는 레지스터 들 의 다음 세트 로부터 의 피연산자 들 A , B 및 C 는 피연산자 들 의 모든 P 세트 들 이 전달 될 때 까지 DFMA 유닛 ( 1102 ) 에 전달 될 수 있 다 .