또한 , 본 발명 의 지연 고정 루프 는 상기 외부 클럭 과 상기 피드백 클럭 의 위상 차 가 작 아서 지연 값 을 최소 로 할 경우 , 시프트 레지스터 ( 70 ) 에 의해 제어 신호 들 SL 1 , SL 2 이 로우 레벨 을 갖 고 나머지 제어 신호 SL 3 가 하이 레벨 을 갖 는다 . 이러 한 제어 신호 들 SL 1 ~ SL 3 의 상태 에 따라 입력 클럭 CLKIN 이 하나 의 유닛 딜레이 셀 ( 74 ) 을 거쳐 출력 클럭 CLKOUT 으로 출력 된다 .