본 발명 의 반도체 장치 는 , 액세스 하 는 메모리 셀 이 위치 하 는 층 에 따라서 , 초기 화 동작 조건 이나 리셋 동작 조건 을 조정 함 으로써 , 기록 층 에 의 과도 한 스트레스 를 방지 하 여 , 전기 특성 의 열화 를 회피 하 는 것 이 다 . 반도체 메모리 의 대용량 화 가 진행 되 면 , 메모리 어레이 가 적층 에 의해 3 차원 화 된다 . 또한 , 메모리 셀 의 적층 수 가 증가 되 면 , 메모리 셀 간 에서 의 열 이력 의 차 가 커지 므로 , 메모리 어레이 의 전기 특성 의 차 가 증가 한다 . 그러나 , 본 발명 에 따르 면 , 층 마다 동작 조건 을 최적 화 할 수 있 으므로 , 장래 의 적층 메모리 어레이 를 갖 는 반도체 장치 의 고 신뢰 기술 에 적합 하 다 .