도 10 은 도 7 에 더 하 여 표시 장치 ( 1 ) 의 각 화소 ( PX ) 의 다른 일부 영역 을 더 포함 한 단면 을 도시 하고 있 다 . 도 10 을 참조 하 면 , 표시 장치 ( 1 ) 의 제 2 도전 층 은 제 3 도전 패턴 ( 710 ) 을 더 포함 하 고 , 제 3 도전 층 은 제 3 도전 패턴 ( 710 ) 과 두께 방향 으로 중첩 하 는 제 4 도전 패턴 ( 720 ) 을 더 포함 할 수 있 다 . 제 3 도전 패턴 ( 710 ) 은 제 2 소스 전극 ( 430 ) 과 함께 제 1 층간 절 연막 ( 150 ) 상 에 배치 될 수 있 고 , 제 4 도전 패턴 ( 720 ) 은 제 1 소스 전극 ( 330 ) 과 함께 제 1 보호막 ( 160 ) 상 에 배치 될 수 있 다 . 제 3 도전 패턴 ( 710 ) 과 제 4 도전 패턴 ( 720 ) 은 제 1 보호막 ( 160 ) 을 사이 에 두 고 서로 두께 방향 으로 중첩 할 수 있 다 . 이 에 따라 이 들 사이 에 는 각 화소 ( PX ) 의 스토리지 커패시터 ( CST ) 가 형성 될 수 있 다 . 제 3 도전 패턴 ( 710 ) 은 스토리지 커패시터 ( CST ) 의 일 전극 이 고 , 제 4 도전 패턴 ( 720 ) 은 스토리지 커패시터 ( CST ) 의 타 전극 일 수 있 다 .