일반 적 으로 , 반도체 집 적 회로 장치 의 제조 공정 은 집 적 회로 웨이퍼 상 에 나란 한 위치 에 반복 되 는 비교 적 큰 집 적 회로 어레이 의 형성 을 포함 한다 . 또한 , 상기 제조 공정 은 일반 적 으로 웨이퍼 의 전면 을 가로질러 연장 되 고 , 전형 적 인 포토 리소그래피 기술 을 사용 하 여 선택 적 및 개별 적 으로 패 터닝 된 전기 적 절 연막 들 의 다중 층 의 형성 을 포함 한다 . 포토 리소그래피 공정 시 , 포토레지스트 ( photoresist ) 마스크 층 과 같 은 유기 물질 층 이 전기 적 절 연막 상 에 증착 될 수 있 고 , 이어서 패 터닝 되 어 마스크 를 정의 한다 . 상기 마스크 는 반도체 웨이퍼 의 내부 및 반도체 웨이퍼 의 에지 ( 즉 , 주변 ) 에 인접 하 여 형성 된 집 적 회로 의 각각 에 대해 반복 되 는 패턴 을 포함 할 수 있 다 . 유감 스럽 게 도 , 마스크 층 을 마스크 로 패 터닝 하 는 단계 에서 는 반도체 웨이 퍼 상 에서 위치 에 따라 변하 는 불 균일 한 외측 디멘션 을 갖 는 마스크 패턴 이 생성 될 수 있 다 . 예 를 들 어 , 반도체 웨이퍼 의 에지 에 인접 하 여 연장 하 는 집 적 회로 내 의 구조물 의 패턴 크기 ( Critical Dimensions ; CD ) 는 대체로 반도체 웨이퍼 의 내부 ( 즉 , 웨이퍼 의 중앙 근처 ) 에 인접 하 여 연장 하 는 마스크 패턴 에 상응 하 는 패턴 크기 보다 협소 하 다 . 이 와 같이 , 웨이퍼 스케일 의 식각 공정 과 관련 된 불 균일 한 식각 특성 으로부터 발생 되 는 마스크 패턴 크기 의 불 균일 성 은 웨이퍼 레벨 공정 에서 복잡 함 을 초래 하 고 , 집 적 회로 장치 의 생산 성 및 신뢰 성 을 저하 시킬 수 있 다 .