본 발명 은 반도체 소자 및 그 의 형성 방법 에 관한 것 으로 , 반도체 소자 가 고집 적 화 되 면서 게이트 문턱 전압 이 감소 하 고 , 핀 셀 형성 을 위한 공정 마진 이 감소 되 어 게이트 의 전기 적 특성 이 저하 되 는 문제 를 해결 하 기 위하 여 , 게이트 폴리 실리콘 층 에 P 형 불순물 이온 을 주입 하 고 , 리 세스 게이트 영역 및 핀 셀 형성 을 위한 트렌치 형성 공정 마진 을 증가 시키 기 위하 여 소스 / 드레 인 영역 을 형성 하 기 이전 에 활성 영역 상부 에 에피 택 셜 성장 층 을 더 형성 함 으로써 , 게이트 채널 길이 를 용이 하 게 확장 시킬 수 있 고 , 이 에 따른 게이트 문턱 전압 의 증가 효과 를 유지 하 면서 , 게이트 채널 면적 을 동시 에 증가 시켜 게이트 의 전기 적 특성 을 향상 시킬 수 있 도록 하 는 발명 에 관한 것 이 다 .