만일 , 제 1 방전 제어 신호 S _ DIS 1 이 활성 화 되 는 경우 , 제 1 방전 스위치 SWdis 1 은 턴 온 되 고 제 1 방전 전류 원 Idis 1 을 통해 제 2 커패시터 Cagc 의 전 하 는 방전 된다 . 따라서 , 이득 제어 신호 Vagc 는 감소 한다 . 이어서 , 제 1 방전 제어 신호 S _ DIS 1 이 활성 화 된 후 , 제 2 지연 시간 △ T 2 이 경과 되 면 , 제 2 방전 제어 신호 S _ DIS 2 도 활성 화 된다 . 따라서 , 제 1 방전 스위치 SWdis 1 및 제 2 방전 스위치 SWdis 2 가 턴 온 되 고 , 제 1 방전 전류 원 Idis 1 및 제 2 방전 전류 원 Idis 2 를 통해 제 2 커패시터 Cagc 의 전 하 는 급격 하 게 방전 된다 . 따라서 , 이득 제어 신호 Vagc 는 더욱 감소 하 는 양상 을 가진다 .