본 실시 예 에서 는 , 다 이 어드레스 는 , 클록 신호 ( CK ) 의 2 번 째 클록 의 상승 엣지 에서 입력 되 고 , 데이터 신호 ( DQ [ 7 : 0 ] ) 에서 「 die add 」 로서 표시 되 고 , 데이터 신호 ( DQ [ 7 : 0 ] ) 에서 사선 으로 표시 된 부분 은 , 데이터 가 독 출 되 는 것 을 나타낸다 . 또한 , 제 어 신호 ( CS ＃) 가 하이 레벨 에서 로우 레벨로 변화 할 때 , 제 1 메모리 칩 ( 110 ＿ 0 ) 은 , 하이 레벨 의 RWDS 신호 를 출력 한다 . 동시 에 , 제 2 메모리 칩 ( 110 ＿ 1 ) 도 하이 레벨 의 RWDS 신호 를 출력 하 기 때문 에 , 적어도 독 출 레이턴 시 전 에 ( 즉 , 클록 신호 ( CK ) 의 1 클록 째 로부터 3 클록 째 까지 의 시간 구간 ) , 버스 경합 을 회피 할 수 있 다 .