상기 제 2 펄스 발생 부 ( 340 ) 는 상기 제 2 노드 ( S 2 ) 의 펄스 와 상기 제 2 tRAS 제 어부 ( 330 ) 의 제 3 지연 신호 ( D 3 ) 를 입력 받 아 프리 차지 펄스 신호 ( PCGP ) 를 생성 한다 . 상기 제 2 펄스 발생 부 ( 340 ) 는 제 3 낸드 게이트 ( ND 3 ) 와 제 4 인버터 ( IV 4 ) 를 구비 한 앤드 ( AND ) 로직 의 논리 조합 이 다 .