" 반도체 메모리 장치 의 지연 회로 의 지연 시간 이 높 은 레벨 의 외부 전원 전압 범위 에서 보다 낮 은 레벨 의 외부 전원 전압 범위 에서 길 어 지 게 되 어 높 은 레벨 의 외부 전원 전압 이 인가 되 는 경우 에 는 도 7 의 지연 회로 로 인가 되 는 최종 제어 신호 들 ( con 1 ~ coni ) 이 모두 "" 로우 "" 레벨 이 더라도 반도체 메모리 장치 가 정상 적 으로 동작 하 지만 ", 낮 은 레벨 의 외부 전원 전압 이 인가 되 는 경우 에 도 6 의 지연 회로 의 지연 시간 이 길 어 지 게 되 어 반도체 메모리 장치 가 정상 적 으로 동작 하 지 않 는 경우 가 발생 한다 . 이 경우 에 , 도 7 의 지연 회로 로 인가 되 는 최종 제어 신호 들 ( con 1 ~ coni ) 을 도 3 의 제어 신호 설 정부 를 이용 하 여 적절 하 게 설정 함 으로써 도 7 의 지연 회로 의 지연 시간 을 줄이 고 , 도 5 의 전압 범위 검 출부 에 의해서 낮 은 레벨 의 외부 전원 전압 범위 를 검출 한다 . 이 에 따라 , " 도 6 의 최종 제어 신호 발생 부 는 높 은 레벨 의 외부 전원 전압 범위 에서 는 모두 "" 로우 "" 레벨 의 최종 제어 신호 ( con ) 을 발생 하 고 ", 낮 은 레벨 의 외부 전원 전압 범위 에서 는 설정 된 제어 신호 ( sc ) 를 최종 제어 신호 ( con ) 로 발생 한다 . 따라서 , 본 발명 의 반도체 메모리 장치 는 높 은 레벨 의 외부 전원 전압 범위 뿐 만 아니 라 낮 은 레벨 의 외부 전원 전압 범위 에서 도 스펙 상 의 특성 을 만족 하 게 되 어 정상 적 인 동작 을 수행 하 는 것 이 가능 하 다 .