도 1 은 본 개시 내용 의 일 실시 형태 에 따른 장치 의 블록 도 이 다 . 장치 는 반도체 장치 ( 100 ) 일 수 있 으며 , 이 와 같이 지칭 될 것 이 다 . 일부 실시 형태 에서 , 반도체 장치 ( 100 ) 는 , 예 를 들 어 , 단일 반도체 칩 에 통합 된 저 전력 DDR ( LPDDR ) 메모리 와 같 은 DRAM 장치 를 제한 없이 포함 할 수 있 다 . 반도체 장치 ( 100 ) 는 메모리 다이 를 포함 한다 . 다 이 는 , 외부 기판 , 예 를 들 어 , 메모리 모듈 기판 , 마더 보드 등 에 장착 될 수 있 다 . 반도체 장치 ( 100 ) 는 메모리 어레이 ( 150 ) 를 더 포함 할 수 있 다 . 메모리 어레이 ( 150 ) 는 복수 의 뱅크 ( bank ) 를 포함 하 고 , 각 뱅크 는 , 복수 의 워드 라인 ( WL ) , 복수 의 비트 라인 ( BL ) , 및 복수 의 워드 라인 ( WL ) 과 복수 의 비트 라인 ( BL ) 의 교차점 에 배열 된 복수 의 메모리 셀 ( MC ) 을 포함 한다 . 워드 라인 ( WL ) 의 선택 은 행 디코더 ( 140 ) 에 의해 수행 되 고 , 비트 라인 ( BL ) 의 선택 은 열 디코더 ( 145 ) 에 의해 수행 된다 . 감지 증폭기 ( SAMP ) 는 대응 하 는 비트 라인 ( BL ) 에 대해 위치 하 고 적어도 하나 의 각각 의 로컬 I / O 라인 쌍 ( LIOT / B ) 에 접속 되 고 , 이러 한 라인 쌍 은 다시 스위치 로서 기능 하 는 전송 게이트 ( TG ) 를 통해 적어도 하나 의 각 메인 I / O 라인 쌍 ( MIOT / B ) 에 접속 된다 .