상기 의 실시 예 에서 제 1 도전 층 ( 13 ) , 터널 산화 막 ( 12 ) 및 반도체 기판 ( 11 ) 이 정렬 되 어 있 기 때문 에 EFH 를 조절 하 기 위해 소자 분리 막 ( 16 A ) 을 식각 하 는 과정 에서 터널 산화 막 ( 12 ) 및 반도체 기판 ( 11 ) 이 노출 되 어 손상 될 수 도 있 다 . 또한 , 제 1 도전 층 ( 13 ) 의 측면 이 노출 된 상태 에서 소자 분리 막 ( 16 A ) 이 식각 되 기 때문 에 제 1 도전 층 ( 13 ) 또한 손상 될 수 있 다 . 따라서 , 제 1 도전 층 ( 13 ) 측벽 에 도전 층 스 페이서 를 형성 한 후 소자 분리 막 을 더욱 식각 하 면 상기 의 문제 를 미연 에 방지 할 수 있 을 것 이 다 . 이 에 대해 도 2 ( a ) 내지 도 2 ( e ) 를 이용 하 여 설명 하 면 다음 과 같 다 .