상기 제 1 박막 트랜지스터 ( T 1 ) 는 전원 전압 ( Vdd ) 에 접속 된 소스 와 , 제 3 노드 ( N 3 ) 에 접속 된 드레 인과 , 제 2 노드 ( N 2 ) 에 인가 된 전압 에 의해 제어 되 는 게이트 로 이루어진다 . 상기 제 2 노드 ( N 2 ) 에 는 상기 문턱 전압 캐 패 시터 ( Cth ) 의 일단 과 상기 제 1 박막 트랜지스터 ( T 1 ) 의 게이트 및 제 2 박막 트랜지스터 ( T 2 ) 의 소스 가 접속 된다 . 상기 제 3 노드 ( N 3 ) 는 상기 제 1 및 제 5 박막 트랜지스터 ( T 1 , T 5 ) 사이 에 위치 하 며 , 제 2 박막 트랜지스터 ( T 2 ) 의 드레 인과 상기 제 1 박막 트랜지스터 ( T 1 ) 의 드레 인 및 상기 제 5 박막 트랜지스터 ( T 5 ) 의 소스 가 접속 된다 . 상기 제 1 박막 트랜지스터 ( T 1 ) 로 는 P 형 박막 트랜지스터 가 사용 된다 .