도 3 e 에 도시 된 바 와 같이 , 소자 분리 막 ( 104 a ) 사이 의 반도체 기판 ( 101 ) 상 에 신호 처리 용 MOS 트랜지스터 ( 105 ) 를 형성 한다 . 즉 , 소자 분리 막 ( 104 a ) 을 포함 한 반도체 기판 ( 101 ) 의 전면 에 게이트 절 연막 및 폴리 실리콘 층 을 순차 적 으로 형성 하 고 , 이 를 포토 리소그래피 공정 및 식각 공정 을 실시 하 여 선택 적 으로 패 터닝 함 으로써 소자 분리 막 ( 102 ) 사이 의 반도체 기판 ( 101 ) 상 에 게이트 전극 ( 105 a ) 을 형성 하 고 , 게이트 전극 ( 105 a ) 을 마스크 로 이용 하 여 반도체 기판 ( 101 ) 의 전면 에 저 농도 불순물 이온 을 주입 하 여 게이트 전극 ( 105 a ) 양측 의 반도체 기판 ( 101 ) 표면 내 에 LDD ( Lightly Doped Drain ) 영역 ( 미 도시 ) 을 형성 한 다음 , 게이트 전극 ( 105 a ) 을 포함 한 반도체 기판 ( 101 ) 의 전면 에 절 연막 을 형성 하 고 , 절 연막 의 전면 에 에치 백 ( etch back ) 공정 을 실시 하 여 게이트 전극 ( 105 a ) 의 양 측면 에 스 페이서 ( 105 b ) 를 형성 하 고 , 게이트 전극 ( 105 a ) 및 스 페이서 ( 105 b ) 를 마스크 로 하 여 LDD 영역 과 연결 되 는 소오 스 / 드레 인 영역 ( 105 c ) 을 형성 함 으로써 트랜지스터 ( 105 ) 를 형성 한다 .