최근 OC - 768 Level 및 SFI - 5 표준 을 만족 시키 는 40 Gb / s 의 광통 신 송수신기 분야 가 활성 화 되 면서 그 에 사용 되 는 회로 설계 연구 또한 활발히 진행 되 고 있 다 . 이 와 같 은 40 Gb / s 수신 회로 설계 에 있 어서 , 10 GHz 클럭 을 이용 하 여 1 : 4 역 다 중기 ( Demultiplexer ) 구조 로 40 Gb / s 의 입력 데이터 를 4 개 의 10 Gb / s 복원 하 는 방식 의 설계 에서 는 다중 위상 ( Multi - phase ) 위상 고정 루프 ( Phase Locked Loop ; PLL ) 를 이 용 하 여 8 개 의 위상 ( phase ) 을 갖 는 클럭 을 생성 하 는 것 이 중요 한 연구 과제 가 되 고 있 다 . 이외 에 도 다중 위상 PLL 은 , 고속 의 송수 신단 의 설계 시 다중 위상 클록 을 이용 하 여 고속 의 데이터 를 처리 하 게 되 는데 , 고속 아날로그 디지털 변환기 ( ADC ) , 정확 한 타이밍 이 요구 되 는 회로 , 오버 샘플링 을 이용 한 클럭 데이터 복원 회로 , 및 직병렬 변환기 ( SerDes ) 와 같 은 고속 의 데이터 처리 를 요구 하 는 회로 등 의 구현 시 에 사용 될 수 있 다 .