도 5 a 내지 5 c 를 참조 하 면 , 여기 서 양태 는 여기 서 는 예 를 들 어 도 5 a 에서 더욱 상세히 도시 되 는 바 와 같이 , III 족 - N 반도체 층 ( 36 ) 과 오 믹 접촉 하 고 , 기판 ( 32 ) , III 족 - N 층 ( 34 ) , 및 III 족 - N 반도체 층 ( 36 ) 을 통과 하 여 구조 체 ( 10 ') 의 하부 에 형성 되 는 전도 층 ( 28 ) 까지 금 이 없 는 전도성 비아 ( 301 - 303 ) ( 도 5 c ) 와 상호 접속 되 는 금 이 없 는 소스 전극 구 조체 ( 221 - 223 ) 를 제공 하 기 위해 도시 되 는 각각 전기 접촉 구조 체 ( 422 , 424 및 426 ) 상 에 배치 되 는 전극 접촉 ( 542 , 546 및 5410 ) ; III 족 - N 반도체 층 ( 36 ) 과 오 믹 접촉 하 고 , 금 이 없 는 드레 인 ( drain ) 패드 ( 20 ) ( 도 1 b ) 및 각각 III 족 - N 반도체 층 ( 36 ) 과 쇼트 키 접촉 되 고 게이트 패드 ( 16 ) ( 도 1 b ) 에 연결 되 는 금 이 없 는 게이트 전극 구 조체 ( 141 - 144 ) 상 에 배치 되 는 전극 접촉 ( 543 , 545 , 547 및 549 ) 에 상호 접속 되 는 금 이 없 는 드레 인 전극 구 조체 ( 181 , 182 ) 를 제공 하 기 위해 도시 되 는 전기 접촉 구조 체 ( 423 , 및 425 ) 상 에 배치 되 는 전극 접촉 ( 544 , 및 548 ) 을 갖 는 복수 의 게이트 HEMT FET 를 갖 는 MMIC 구 조체 ( 10 ') 의 일부 가 기재 된다 . 구 조체 ( 10 ') 는 , 레지스터 R , 여기 서 는 예 를 들 어 전극 ( 레지스터 R 의 대향 하 는 말단 ) R 1 및 R 2 의 쌍 을 갖 는 탄탈럼 질화물 ( TaN ) ; 전극 중 하나 , R 1 은 기판 ( 32 ) 을 통과 하 여 III 족 - N 층 ( 34 ) 에서 구 조체 ( 10 ') 의 하부 에 형성 되 는 금 이 없 는 전도 층 ( 28 ) 으로 전도성 비아 ( 304 ) ( 도 5 c ) 에 의해 전극 접촉 ( 5411 ) , 전기 접촉 ( 427 ) 및 그 후 전도 층 ( 28 ) 에 연결 되 고 , 다른 전극 R 2 는 III 족 - N 층 ( 34 ) 상 에 배치 되 는 전기 접촉 ( 428 ) 상 에 배치 되 는 전극 ( 5412 ) 상 에 배치 되 고 ; 및 기판 ( 32 ) 을 통과 하 여 III 족 - N 층 ( 34 ) 에서 구 조체 ( 10 ') 의 하부 에 형성 되 는 금 이 없 는 전도 층 ( 28 ) 으로 전도성 비아 ( 305 ) 에 상호 접속 되 고 , 전극 접촉 ( 541 ) 및 전기 접촉 구조 체 ( 421 ) ( 도 5 a ) 에 의해 형성 되 는 하 부판 ( C 1 ) 을 갖 는 캐 패 시터 ( c ) ; 상부 판 ( C 2 ) , 여기 서 는 층 ( 54 a ) 으로 라이닝 되 는 구리 층 ( 54 b ) 을 갖 는 전기 적 상호 접속 ( 54 a ) , 여기 서 는 예 를 들 어 탄탈럼 또는 탄탈럼 질화물 또는 이 들 의 조합 ; 및 유전체 ( 75 ) , 여기 서 는 예 를 들 어 도시 되 는 바 와 같이 상부 판 ( C 2 ) 과 하 부판 ( C 1 ) 사이 에 배치 되 는 실리콘 질화물 을 포함 한다 . 마지막 으로 , 다양 한 회로 디자인 에서 , 캐 패 시터 ( C ) 및 레지스터 ( R ) 은 전도성 비아 ( 30 ) 에 연결 될 필요 없 다는 것 을 주목 해야 한다 .