DRAM 의 주변 회로 지역 에서 N +/ P + 듀얼 폴리 실리콘 게이트 ( Dual PolySilicon Gate ) 를 형성 하 게 되 면 PMOS 영역 의 경우 는 기존 의 N + 폴리 실리콘 게이트 가 베리드 채널 ( Buried Channel ) 이 형성 되 는 반면 에 P + 폴리 실리콘 게이트 를 형성 하 게 되 면 표면 채널 ( Surface channel ) 이 형성 되 게 되 므로써 , 기존 의 N + 폴리 실리콘 게이트 의 배 리드 채널 에 비하 여 숏 채널 이 감소 하 게 되 고 , 동일 한 문턱 전압 에 대하 여 Idsat 의 개선 , 서브 문턱 전압 ( Sub Threshold Slop ) 개선 및 DIBL 이 개선 되 는 장점 이 있 다 . 또한 , 기존 의 N + 폴리 실리콘 게이트 에 비하 여 보유 시간 ( Retention time ) 이 향상 될 뿐 만 아니 라 , 저 전력 및 고 성능 ( Low Power and High Performance ) 을 가진 DRAM 소자 를 형성 할 수 있 다 .