제 1 액정 패널 ( 150 ) 은 각각 의 행 및 열 마다 복수 의 서브 화소 ( SP ) 들 을 포함 하 므로 , 표시 영역 내부 에서 복수 의 박막 트랜지스터 가 배치 된다 . 이 와 달리 , 제 2 액정 패널 ( 130 ) 은 행 마다 하나 의 박막 트랜지스터 만 존재 한다 . 따라서 , 제 2 액정 패널 ( 130 ) 은 표시 영역 의 일 측 에 만 박막 트랜지스터 를 배치 시킬 수 있 고 , 또는 , 표시 영역 에 인접 하 는 비 표시 영역 에 박막 트랜지스터 를 배치 시킬 수 있 다 . 제 2 액정 패널 ( 130 ) 의 박막 트랜지스터 를 표시 영역 의 일 측 에 배치 하 거나 비 표시 영역 에 배치 함 으로써 , 박막 트랜지스터 와 연결 되 는 제 2 액정 패널 ( 130 ) 의 복수 의 제 2 게이트 라인 들 ( Gb 1 내지 Gbn ) 과 단일 의 제 2 데이터 라인 ( Db 1 ) 이 표시 영역 에 배치 되 는 것 을 최소 화 할 수 있 다 . 이 로 인해 , 제 2 액정 패널 ( 130 ) 에 는 게이트 라인 과 데이터 라인 을 가리 기 위한 블랙 매트릭스 를 배치 시킬 필요 가 없 다 . 제 2 액정 패널 ( 130 ) 에 블랙 매트릭스 가 형성 되 지 않 으면 , 블랙 매트릭스 ( 157 ) 를 포함 하 는 제 1 액정 패널 ( 150 ) 과 제 2 액정 패널 ( 130 ) 간 의 얼라인 ( align ) 이 용이 하 다는 장점 이 있 다 .