위 에서 설명 한 바 와 같이 , 게이트 절연 층 ( 146 ) 을 얇 게 하 면 , 터널 효과 등 에 기인 하 는 트랜지스터 ( 162 ) 의 게이트 리크 가 문제 가 된다 . 게이트 리크 의 문제 를 해소 하 기 위해서 는 , 게이트 절연 층 ( 146 ) 에 , 산화 하프늄 , 산화 탄 탈륨 , 산화 이트륨 , 하프늄 실리케이트 ( HfSixOy ( x ＞ 0 , y ＞ 0 ) ) , 질소 가 첨가 된 하프늄 실리케이트 ( HfSixOy ( x ＞ 0 , y ＞ 0 ) ) , 질소 가 첨가 된 하프늄 알 루미 네이트 ( HfAlxOy ( x ＞ 0 , y ＞ 0 ) ) , 등 의 고유 전 율 ( high － k ) 재료 를 이용 하 면 좋 다 . high － k 재료 를 게이트 절연 층 ( 146 ) 에 이용 함 에 의해 , 전기 적 특성 을 확보 하 면서 , 게이트 리크 를 억제 하 기 위해서 막 두께 를 크 게 하 는 것 이 가능 하 게 된다 . 예 를 들 면 , 산화 하프늄 은 비 유전 률 이 15 정도 이 며 , 산화 실리콘 의 비 유전 률 의 3 ~ 4 와 비교 해 매우 큰 값 을 가지 고 있 다 . 이러 한 재료 를 이용 함 에 의해 , 산화 실리콘 환산 으로 15 nm 미만 , 바람직 하 게 는 2 nm 이상 10 nm 이하 의 게이트 절연 층 ( 146 ) 을 실현 하 는 것 도 용이 하 게 된다 . 또한 , high － k 재료 를 포함 하 는 막 과 산화 실리콘 , 질화 실리콘 , 산화 질화 실리콘 , 질화 산화 실리콘 , 산화 알루미늄 등 의 어느 것 인가 를 포함 하 는 막 과 의 적층 구조 로 하 여도 좋 다 .