도 3 를 참조 하 면 , 본 발명 의 실시 예 에 따른 반도체 장치 는 최소한 하나 의 논리 로직 을 수행 하 는 리프 셀 영역 ( 1 ) 단위 로 레이아웃 되 며 , 리프 셀 영역 ( 1 ) 내 에 는 다수 의 트랜지스터 들 ( TR 1 내지 TR 7 ) 이 디자인 룰 에 따른 트랜지스터 간 의 최소 이 격 거리 ( TD 1 ) 이상 이격 되 어 불 규칙 적 으로 배치 되 고 , 상기 리프 셀 영역 ( 1 ) 의 레이아웃 이후 , 이 들 다수 의 트랜지스터 들 ( TR 1 내지 TR 7 ) 의 가장자리 에 배치 된 게이트 의 공정 편차 의 변화 를 줄여 임계 영역 균일성 을 유지 하 기 위해 트랜지스터 들 ( TR 1 내지 TR 7 ) 의 가장자리 에 배치 된 게이트 와 대응 되 는 더미 게이트 들 ( DG 1 내지 DG 8 ) 를 배치 한다 .