도시 된 도면 에서 는 상기 제 1 칼럼 스 페이서 ( 408 ) 가 상기 박막 트랜지스터 ( TFT ) 의 채널 부위 에 대응 되 어 형성 된 모습 을 도시 하 였으며 , 상기 제 2 칼럼 스 페이서 ( 410 ) 는 상기 게이트 라인 ( 511 ) 의 소정 부위 에 대응 되 어 형성 된다 . 이 경우 , 상기 제 1 , 제 2 칼럼 스 페이서 ( 408 , 410 ) 는 서로 동일 높이 로 형성 되 는 것 으로 , 상대 적 으로 상기 제 1 칼럼 스 페이서 ( 408 ) 와 상기 제 2 칼럼 스 페이서 ( 410 ) 는 서로 상기 보호막 ( 505 ) 의 표면 높이 가 상이 한 영역 에 형성 되 는 것 으로 , 상대 적 으로 단차 가 높 은 부위 에 대응 되 는 제 1 칼럼 스 페이서 ( 408 ) 는 상기 보호막 ( 505 ) 과 접하 고 , 상대 적 으로 단차 가 낮 은 부위 에 대응 되 는 제 2 칼럼 스 페이서 ( 410 ) 는 상기 보호막 ( 505 ) 과 소정 간격 을 갖 고 이격 된다 .