다음 에 , 서브 필드 SF 2 의 제 2 리셋 행정 R 2 에서 는 , 어 드레스 드라이버 ( 55 ) 는 , 열 전극 D 1 ∼ Dm 을 접 지 전위 ( 0 V ) 의 상태 로 설정 한다 . 이때 , Y 전극 드라이버 ( 53 ) 는 , 시간 경과 에 따른 전 연부 에서 의 전위 추이 가 완만 한 부극 성 의 리셋 펄스 RP 를 행전 극 Y 1 ∼ Yn 에 인가 한다 . 또한 , 이때 , X 전극 드라이버 ( 51 ) 가 , 정극 성 의 소정 베이스 전위 를 갖 는 베이스 스 펄스 BP + 를 행전 극 X 1 ∼ Xn 각각 에 인가 한다 . 이 들 부극 성 의 리셋 펄스 RP 및 정극 성 의 베이스 펄스 BP + 의 인가 에 따라 , 모든 방전 셀 PC 중 의 행전 극 X 및 Y 사이 에 있 어서 리셋 방전 이 야기 된다 . 또한 , 리셋 펄스 RP 에 있 어서 의 부 의 피크 전위 는 , 부극 성 의 기입 주사 펄스 SPW 의 피크 전위 보다 도 높 은 전위 , 즉 0 V 에 가까운 전위 로 설정 되 어 있 다 . 즉 , 리셋 펄스 RP 의 피크 전위 를 기입 주사 펄스 SPW 의 피크 전위 보다 도 낮 게 하 면 , 행전 극 Y 및 열 전극 D 에 있 어서 강한 방전 이 야기 되 고 , 열 전극 D 근방 에 형성 되 어 있 던 벽 전하 가 대폭 적 으로 소거 되 고 , 제 2 선택 기입 어드레스 행정 W 2 w 에서 의 어드레스 방전 이 불 안정 하 게 되 기 때문 이 다 . 여기 서 , 제 2 리셋 행정 R 2 에 있 어서 야기 된 리셋 방전 에 의해 , 각 방전 셀 PC 내 의 행전 극 X 및 Y 각각 의 근방 에 형성 되 어 있 던 벽 전하 가 소거 되 어 모든 방전 셀 PC 가 소등 모드 로 초기 화 된다 . 또한 , 상기 리셋 펄스 RP 의 인가 에 따라 , 모든 방전 셀 PC 내 의 행전 극 Y 및 열 전극 D 사이 에 있 어서 도 미약 한 방전 이 야기 되 고 , 이러 한 방전 에 의해 , 열 전극 D 근방 에 형성 되 어 있 던 정극 성 의 벽 전하 의 일부 가 소거 되 어 제 2 선택 기입 어드레스 행정 W 2 w 에 있 어서 올바르 게 선택 기입 어드레스 방전 을 야기 시킬 수 있 는 양 으로 조정 된다 . 또한 , 상기 리셋 펄스 RP 의 펄스 전압 은 서 스 테 인 펄스 IP 의 펄스 전압 보다 도 낮 게 설정 되 어 있 다 . 또 , 리셋 펄스 RP 및 베이스 펄스 BP + 에 의해 각 방전 셀 내 의 행전 극 X 및 Y 사이 에 인가 되 는 전압 은 , 후술 하 는 서 스테인 펄스 IP 의 인가 에 의해 행전 극 X 및 Y 사이 에 인가 되 는 전압 보다 도 낮 은 전압 이 다 . 따라서 , 리셋 펄스 RP 및 베이스 펄스 BP + 의 인가 에 따라 야기 되 는 리셋 방전 은 , 서 스테인 펄스 IP 의 인가 에 의해 야기 되 는 서 스테인 방전 보다 도 약한 방전 으로 된다 .