선택 게이트 트랜지스터 층 ( 40 ) 은 메모리 보호 / 절연 층 ( 34 ) 위 에 피착 된 드레 인 측 도전 층 ( 41 : 제 3 도전 층 ) , 소스 측 도전 층 ( 42 : 제 3 도전 층 ) 및 층간 절연 층 ( 43 ) 을 갖 는다 . 드레 인 측 도전 층 ( 41 ) , 소스 측 도전 층 ( 42 ) , 층간 절연 층 ( 43 ) 은 칼럼 방향 으로 소정 간격 을 두 고 로우 방향 으로 연장 되 도록 라인 상태 로 반복 적 으로 형성 된다 .