또한 제 어 로직 ( 140 ) 은 프로그램 검증 동작 시 메모리 셀 어레이 ( 110 ) 에 일정 전압 ( Veq ) 이 인가 되 는 구간 중 또는 일정 전압 ( Veq ) 이 인가 되 는 구간 이 종료 되 는 시점 에 공통 소스 라인 ( CSL ) 에 양 의 전위 레벨 을 갖 는 설정 전압 ( Vset ) 을 인가 하 도록 전압 생성 회로 ( 150 ) 를 제어 한다 .