상술 한 종래 기술 에 따른 반도체 소자 의 제조 방법 에서 , 콘 택 홀 형성 시 비트 라인 상부 의 질화 막 의 로스 로 인해 비트 라인 의 씨 닝 현상 이 발생 하 며 , 상기 질화 막 의 손상 을 방지 하 기 위해 SAC 공정 을 수행 하 는 경우 , 폴리머 층 이 형성 되 면서 콘 택 홀 상부 의 오픈 면적 이 감소 되 어 소자 의 오버레이 마진 의 확보 가 어려운 문제점 이 있 다 .