예시 된 실시 예 에서 , 제 7 셀 은 워드 라인 ( 74 ) 에 결합 된 제 1 전류 전극 과 , 퓨즈 ( 66 ) 의 제 1 단자 에 결합 된 제 2 전류 전극 과 제어 전극 을 가진 n - 채널 트랜지스터 ( 56 ) 를 포함 한다 . 퓨즈 ( 66 ) 의 제 2 단자 는 비트 라인 ( 80 ) 에 결합 된다 . 메모리 어레이 ( 40 ) 는 또한 제 8 셀 을 포함 한다 . 예시 된 실시 예 에서 , 제 8 셀 은 워드 라인 ( 74 ) 에 결합 된 제 1 전류 전극 과 , 퓨즈 ( 67 ) 의 제 1 단자 에 결합 된 제 2 전류 전극 과 제어 전극 을 가진 n - 채널 트랜지스터 ( 57 ) 를 포함 한다 . 퓨즈 ( 67 ) 의 제 2 단자 는 비트 라인 ( 82 ) 에 결합 된다 . 메모리 어레이 ( 40 ) 는 워드 라인 ( 74 ) 에 결합 된 임의 의 원 하 는 적당 한 수 의 셀 들 을 가질 수 있 다 . 예시 된 실시 예 에서 , 메모리 어레이 ( 40 ) 는 또한 제 9 셀 을 포함 한다 . 예시 된 실시 예 에서 , 제 9 셀 은 워드 라인 ( 74 ) 에 결합 된 제 1 전류 전극 과 , 퓨즈 ( 68 ) 의 제 1 단자 에 결합 된 제 2 전류 전극 과 제어 전극 을 가진 n - 채널 트랜지스터 ( 58 ) 를 포함 한다 . 퓨즈 ( 68 ) 의 제 2 단자 는 비트 라인 ( 84 ) 에 결합 된다 . 대안 적 인 실시 예 들 은 메모리 ( 20 ) 에 대한 임의 의 원 하 는 적당 한 아키텍처 를 이용 할 수 있 다 . 도 1 에 도시 된 메모리 ( 20 ) 는 하나 의 가능 한 예 일 뿐 이 다 .