본 발명 은 서브 워드 라인 드라이버 회로 를 포함 하 는 반도체 메모리 장치 및 그 의 레이아웃 방법 에 관한 것 으로서 , 제 1 웰 영역 에 일렬 로 형성 되 는 제 1 트랜지스터 들 ; 및 상기 제 1 웰 영역 과 인접 한 제 2 웰 영역 에 상기 제 1 트랜지스터 들 과 동일 한 수 로 일렬 로 형성 되 는 제 2 트랜지스터 들 ; 을 포함 하 며 , 상기 제 1 및 제 2 웰 영역 사이 를 기준 으로 대칭 되 는 상기 제 1 및 제 2 트랜지스터 가 짝 을 이루 어 배선 을 통해 전기 적 으로 서로 연결 됨 을 특징 으로 한다 .