반면 , 본 발명 에서 는 게이트 구동 펄스 ( G 1 ) 를 제공 하 는 인버터 제 어부 와 스 위 칭 부 ( 140 ) 사이 에 제 2 레벨 시프트 ( 134 B ) 를 구비 함 으로써 , 도 3 B 에 도시 된 바 와 같이 , 엔 모스 트랜지스터 로 입력 되 는 제 3 게이트 구동 펄스 ( G 3 ') 의 최저 전압 레벨 은 기 설정 된 문턱 전압 레벨 ( M 4 th ) 보다 충분히 낮 아 진다 . 이것 은 엔 모스 트랜지스터 ( M 4 ) 의 턴 온 속도 를 지연 시키 는 반면 , 피 모스 트랜지스터 ( M 3 ) 와 엔 모스 트랜지스터 ( M 4 ) 가 동시 에 턴 오프 되 는 시간 ( Δ t 2 ) 의 증대 를 가져온다 . 따라서 , 각 트랜지스터 들 ( M 3 , M 4 ) 이 동시 에 턴 오프 되 는 충분 한 시간 ( Δ t 2 ) 을 제공 하 여 관통 전류 의 발생 을 억제 한다 .