TxFeDly - 지연 의 값 은 디지털 아날로그 컨버터 ( 12 ) 를 포함 하 는 아날로그 프론트 엔드 ( 13 ) 및 / 또는 고속 프론트 엔드 ( 10 ) 가 안테나 ( 5 ) 로 의 신호 경로 에 부가 하 는 부가 적 인 지연 과 등가 이 다 . 또한 , 데이터 처리 파이프라인 ( 3 ) 의 마지막 기능 블록 ( FB 13 ) 이후 사전 결정 된 지점 ( P 1 내지 P 3 ) 중 하나 에서 페이로드 데이터 의 프레임 의 종료 를 추적 하 는 것 이 제안 된다 . 사전 결정 된 지점 ( P 1 내지 P 3 ) 중 하나 로부터 , " "" EOF _ PAYLOAD "" 신호 가 예 를 들 어 지연 라인 ( 14 ) 으로 송신 될 수 있 다 . "" EOF _ PAYLOAD "" 신호 로 시작 하 는 지연 "" TxFeDly "" 에 의해 주 어 진 시간 이후 에 만 활성 신호 "" PHY _ ACTIVE "" 를 디 - 어서 트 하 는 할당 된 지연 라인 ( 14 ) 은 마지막 샘플 이 안테나 ( 5 ) 를 벗어날 때 "" PHY _ ACTIVE "" 신호 가 정확히 디 - 어서 트 되 도록 보장 한다 . "