한편 , 도면 에 도시 하 지 않 았 지만 , 각 스테이지 ( ST 201 _ L 내지 ST 20 n _ L ) 는 상술 한 클럭 펄스 들 중 어느 하나 를 공급 받 아 디스 에이블 될 수 도 있 는데 , 이 와 같 은 경우 각 스테이지 ( ST 201 _ L 내지 ST 20 n _ L ) 는 제 1 및 제 2 출력 라인 ( 241 b _ L ) 만 을 갖 게 된다 . 즉 , 각 스테이지 ( ST 201 _ L 내지 ST 20 n _ L ) 는 제 3 출력 라인 ( 241 c _ L ) 을 가질 필요 가 없 다 . 따라서 , 이 와 같 은 경우 , 제 1 쉬프 트 레지스터 ( SR _ L ) 는 더미 스테이지 ( ST 20 n + 1 _ L ) 를 갖 지 않 으며 , 또한 이 제 1 쉬프 트 레지스터 ( SR _ L ) 에 구비 된 제 n 스테이지 ( ST 20 n _ L ) 는 제 1 출력 라인 ( 241 a _ L ) 만 을 갖 게 된다 .