본 발명 은 캐 패 시터 바닥 부 의 폭 임계 치수 를 확장 시켜 캐 패 시터 의 정전 용량 을 증대 시킬 수 있 는 반도체 소자 의 캐 패 시터 제조 방법 을 제공 하 기 위한 것 으로 , 이 를 위해 본 발명 은 기판 상 에 제 1 희생 절 연막 을 형성 하 는 단계 와 , 상기 제 1 희생 절 연막 을 식각 하 여 홀 을 형성 하 는 단계 와 , 상기 홀 이 매립 되 도록 불순물 이온 이 도핑 된 제 2 희생 절 연막 을 형성 하 는 단계 와 , 상기 불순물 이온 을 상기 제 1 희생 절 연막 으로 확산 시켜 불순물 확산 층 을 형성 하 는 단계 와 , 상기 제 1 희생 절 연막 , 상기 제 2 희생 절 연막 및 상기 불순물 확산 층 을 덮 도록 제 3 희생 절 연막 을 형성 하 는 단계 와 , 상기 불순물 확산 층 이 노출 되 도록 상기 제 3 희생 절 연막 을 식각 하 는 단계 와 , 노출 된 상기 불순물 확산 층 을 제거 하 여 스토리지 노드 패턴 홀 을 형성 하 는 단계 를 포함 하 는 반도체 소자 의 캐 패 시터 형성 방법 을 제공 한다 .