절연 패턴 들 ( IP ) 각각 은 제 1 층 ( A 1 ) 및 제 2 층 ( A 2 ) 을 포함 하 는 적층 구조 를 가질 수 있 다 . 제 1 층 ( A 1 ) 은 제 2 절연 층 ( 20 ) 과 동일 층 상 에 배치 되 며 제 2 절연 층 ( 20 ) 과 동시 에 형성 될 수 있 다 . 제 2 층 ( A 2 ) 은 제 3 절연 층 ( 30 ) 과 동일 층 상 에 배치 되 며 제 3 절연 층 ( 30 ) 과 동시 에 형성 될 수 있 다 . 이 에 따라 , 절연 패턴 들 ( IP ) 은 별도 공정 추가 없이 전자 패널 ( 200 ) 형성 시 동시 에 형성 될 수 있 어 공정 이 단순 화 되 고 공정 비용 이 절감 될 수 있 다 . 한편 , 이 는 예시 적 으로 도시 한 것 이 고 , 절연 패턴 들 ( IP ) 각각 은 제 1 절연 층 ( 10 ) 과 동시 에 형성 되 는 층 을 포함 할 수 도 있 으며 , 어느 하나 의 실시 예 로 한정 되 지 않 는다 .