도 21 은 본 발명 의 제 6 실시 형태 에 있 어서 의 더미 메모리 셀 ( DMC 3 ) 의 상세 를 도시 하고 있 다 . 비트 선 ( BL 또는 XBL ) 아래 에 배치 되 는 더미 메모리 셀 ( DMC 3 ) 은 , 드라이버 트랜지스터 ( D 2 ) 의 드레 인 및 전송 트랜지스터 ( T 2 ) 의 드레 인 [ 도 1 에 도시 한 래치 ( LT ) 의 입출력 노드 ( ND 2 ) ] 을 전원 선 ( VDD ) 에 접속 하 기 위한 클립 배선 ( CLIP 1 ) 을 갖 고 있 는 점 이 , 제 2 및 제 3 실시 형태 의 더미 메모리 셀 ( DMC 3 ) 과 상이 하 다 . 그 외 의 구성 은 , 제 2 또는 제 3 실시 형태 와 동일 하 다 . 즉 , 이 실시 형태 의 반도체 메모리 는 SRAM 이 다 .