도 8 로 도시 된 다른 실시 형태 에서 , 특정 시간 제한 은 또한 좀 더 우수 한 성능 의 입도 를 위해 각 개별 메모리 유닛 ( 804 ) 에 대해 선택 될 수 도 있 다 . 도 8 은 도 1 에 도시 되 것 과 유사 한 시스템 ( 801 ) 을 도시 하 지만 , 이 는 수개 의 시간 제한 ( 808 ) 을 저장 하 는 버퍼 또는 레지스터 ( 807 ) 를 특징 으로 한다 . 각 시간 제한 은 메모리 ( 803 ) 의 유닛 ( 804 ) 에 대응 하 고 , 수개 의 프로그램 검증 사이클 또는 몇몇 다른 시간 측 정량 으로 표현 될 수 도 있 다 . 상기 도 5 와 관련 하 여 설명 된 구조 와 유사 하 게 , 연관 된 시간 내 에 주어진 메모리 유닛 ( 804 ) 을 수반 하 는 각 메모리 트랜잭션 의 완료 를 효과 적 으로 모니터링 하 는 데 트랜잭션 타이머 또는 등가 의 메커니즘 ( 809 ) 이 이용 될 수 있 다 . 이후 , 타이머 의 출력 ( 810 ) 은 비교기 ( 811 ) 에 제공 될 수 있 는데 , 이 는 관련 시간 제한 내 에 메모리 유닛 에 대한 런 - 타임 트랜잭션 이 성공 적 으로 완료 하 지 않 았 다고 제어기 ( 813 ) 에 시그널 링 하 거나 통지 하 고 ; 예 를 들 어 , 이 비교기 는 , 플래시 메모리 제어기 ( 813 ) 로 하여금 메모리 이용 테이블 ( 815 ) 에 특정 유닛 을 마킹 하 게 하 는 에러 신호 ( 812 ) 를 발생 시킬 수 도 있 다 . 도 8 의 점선 블록 803 은 이 들 기능 중 많 은 기능 이 단일 플래시 메모리 디바이스 , 예 를 들 어 , 메모리 칩 상 에 집적 될 수 도 있 다는 것 을 나타내 고 ; 다른 방법 으로 는 , 메모리 이용 테이블 ( 815 ) 과 같 은 기능 이 시스템 의 다른 곳 에 , 예 를 들 어 , 제어기 ( 813 ) 에 전용 되 는 메모리 내 에 , 예약 된 페이지 의 영역 에 , 확장 된 페이지 영역 에 , SPD 모듈 에 , 하드 디스크 상 에 , 소프트웨어 버퍼 에 , 또는 몇몇 다른 메커니즘 을 통해 저장 될 수 도 있 다 .