도 1 a 의 단면도 는 열 M 과 행 4 의 교차점 에 위치 된 예시 적 인 스플릿 게이트 플래시 메모리 셀 쌍 ( 108 ) 을 도시 한 것 이 다 . 스플릿 게이트 플래시 메모리 셀 쌍 ( 108 ) 은 제 1 메모리 셀 ( 108 a ) 및 제 2 메모리 셀 ( 108 b ) 을 포함 한다 . 제 1 및 제 2 개 별 소스 / 드레 인 영역 ( 126 a / 126 b ) ( 각각 , 제 1 및 제 2 메모리 셀 ( 108 a , 108 b ) 에 대응 함 ) 이 반도체 기판 ( 104 ) 에 배치 되 고 , 공통 메모리 소스 / 드레 인 영역 ( 128 ) ( 제 1 및 제 2 메모리 셀 ( 108 a , 108 b ) 사이 에 공유 됨 ) 이 반도체 기판 ( 104 ) 에 배치 되 며 제 1 및 제 2 개 별 소스 / 드레 인 영역 ( 126 a , 126 b ) 사이 에 측 방향 으로 이격 되 어 있 다 . 제 1 개 별 소스 / 드레 인 영역 ( 126 a ) 은 제 1 채널 영역 ( 130 a ) 에 의해 공통 메모리 소스 / 드레 인 영역 ( 128 ) 으로부터 분리 되 고 , 공통 메모리 소스 / 드레 인 영역 ( 128 ) 은 제 2 채널 영역 ( 130 b ) 에 의해 제 2 개 별 소스 / 드레 인 영역 ( 126 b ) 으로부터 분리 된다 . 소거 게이트 전극 ( 144 ) 이 공통 메모리 소스 / 드레 인 영역 ( 128 ) 위 에 배치 되 고 소거 게이트 유전체 ( 146 ) 에 의해 공통 메모리 소스 / 드레 인 영역 ( 128 ) 으로부터 분리 된다 . 제 1 및 제 2 플로팅 게이트 전극 ( 134 a , 134 b ) 이 각각 제 1 및 제 2 채널 영역 ( 130 a , 130 b ) 위 에 위치 된다 . 제 1 및 제 2 제어 게이트 전극 ( 138 a , 138 b ) 이 제 1 및 제 2 플로팅 게이트 전극 ( 134 a , 134 b ) 위 에 있 다 . 제 1 및 제 2 선택 게이트 전극 ( 150 a , 150 b ) 은 각각 제 1 및 제 2 채널 영역 ( 130 a , 130 b ) 위 에 있 고 , 각각 제 1 및 제 2 플로팅 게이트 전극 ( 134 a , 134 b ) 에 의해 소거 게이트 전극 ( 144 ) 으로부터 측 방향 으로 이격 된다 . 더미 선택 게이트 전극 ( 162 A ) 이 아이 솔 레 이 션 구조물 ( 106 ) 에 인접 하 게 형성 된다 . 더미 게이트 스택 ( 166 A ) 및 경계 측벽 스 페이서 ( 185 A ) 는 , 제 어 게이트 전극 ( 138 a , 138 b ) , 선택 게이트 전극 ( 150 a , 150 b ) , 및 / 또는 소거 게이트 전극 ( 144 ) 중 의 적어도 하나 의 상부 표면 과 공면 을 이루 는 상부 표면 ( 102 ) 을 가질 수 있 다 .