또한 , 상기 제 1 및 제 2 도전 패턴 을 패 터닝 하 는 공정 에서 상기 제 3 도전 패턴 도 동시 에 패 터닝 함 으로써 , 상기 단위 셀 의 게이트 전극 과 공통 소오 스 라인 및 비트 라인 콘 택 을 동시 에 형성 할 수 있 다 . 때문 에 , 상기 공통 소오 스 라인 및 비트 라인 콘 택 을 형성 하 는 공정 을 단순 화 할 수 있 을 뿐 아니 라 , 상기 공통 소오 스 라인 및 비트 라인 콘 택 형성 시 에 발생 될 수 있 는 불량 을 감소 시킬 수 있 다 .