메모리 블럭 ( BLK 1 ) 은 복수 의 스트링 들 ( ST 1 내지 STm ) 을 포함 한다 . 복수 의 스트링 들 ( ST 1 내지 STm ) 은 각각 복수 의 비트 라인 들 ( BL 1 ~ BLm ) 과 공통 소스 라인 ( CSL ) 사이 에 연결 된다 . 복수 의 셀 스트링 들 ( ST 1 내지 STm ) 각각 은 소스 선택 트랜지스터 ( SST ) , 직렬 연결 된 복수 의 메모리 셀 들 ( C 0 ~ Cn ) 및 드레 인 선택 트랜지스터 ( DST ) 를 포함 한다 . 또한 복수 의 셀 스트링 들 ( ST 1 내지 STm ) 각각 은 소스 선택 트랜지스터 ( SST ) 와 메모리 셀 ( C 0 ) 사이 에 연결 된 제 1 더미 셀 ( DC 0 ) 및 드레 인 선택 트랜지스터 ( DST ) 와 메모리 셀 ( Cn ) 사이 에 연결 된 제 2 더미 셀 ( DC 1 ) 을 포함 할 수 있 다 . 본원 발명 의 실시 예 에서 는 하나 의 메모리 스트링 에 제 1 더미 셀 및 제 2 더미 셀 이 하나 씩 배치 된 것 으로 도시 및 설명 하나 적어도 하나 이상 의 제 1 더미 셀 및 제 2 더미 셀 이 배치 될 수 있 다 . 소스 선택 트랜지스터 ( SST ) 는 소스 선택 라인 ( SSL 1 ) 에 연결 된다 . 복수 의 메모리 셀 들 ( C 0 ~ Cn ) 은 각각 워드 라인 들 ( WLs ) 에 연결 된다 . 드레 인 선택 트랜지스터 ( DST ) 는 드레 인 선택 라인 ( DSL 1 ) 에 연결 된다 . 제 1 더미 셀 들 ( DC 0 ) 은 소스 패스 워드 라인 ( SPWL 1 ) 에 연결 된다 . 제 2 더미 셀 들 ( DC 1 ) 은 드레 인 패스 워드 라인 ( DPWL 1 ) 에 연결 된다 . 공통 소스 라인 ( CSL ) 은 소스 선택 트랜지스터 ( SST ) 의 소스 측 에 연결 된다 . 비트 라인 들 ( BL 1 ~ BLm ) 각각 은 해당 드레 인 선택 트랜지스터 ( DST ) 의 드레 인 측 에 연결 된다 .