상기 제 1 펄스 발생 부 ( 320 ) 는 뱅크 액티브 신호 ( BA < 0 >) 와 상기 제 1 지연 신호 ( D 1 ) 및 상기 제 2 지연 신호 ( D 2 ) 를 공통 입력 받 는 제 1 노드 ( S 1 ) 에 인가 된 신호 를 입력 받 아 인 에 이 블 타이밍 이 지연 된 펄스 를 제 2 노드 ( S 2 ) 에 출력 한다 . 상기 제 1 펄스 발생 부 ( 320 ) 는 제 1 낸드 게이트 ( ND 1 ) 와 제 3 인버터 ( IV 3 ) 를 구비 한 앤드 ( AND ) 로직 의 논리 조합 이 다 .