제 1 비트 라인 들 ( BL 1 , BL 3 , BLz , BLz + 1 ) 은 제 1 직선형 비트 라인 들 ( BL 1 , BL 3 ) 과 제 1 밴 딩 비트 라인 들 ( BLz , BLz + 1 ) 을 포함 할 수 있 다 . 제 2 비트 라인 들 ( BL 2 , BL 4 , BLm - 1 , BLm ) 은 제 2 직선형 비트 라인 들 ( BL 2 , BL 4 ) 과 제 2 밴 딩 비트 라인 들 ( BLm - 1 , BLm ) 을 포함 할 수 있 다 . 제 1 직선형 비트 라인 들 ( BL 1 , BL 3 ) 및 제 2 직선형 비트 라인 들 ( BL 2 , BL 4 ) 은 교대 로 배열 될 수 있 다 . 제 1 밴 딩 비트 라인 들 ( BLz , BLz + 1 ) 은 제 1 직선형 비트 라인 들 ( BL 1 , BL 3 ) 및 제 2 직선형 비트 라인 들 ( BL 2 , BL 4 ) 을 사이 에 두 고 도 7 에 도시 된 로우 선택 회로 ( LXSW ) 로부터 이격 될 수 있 다 . 제 2 밴 딩 비트 라인 들 ( BLm - 1 , BLm ) 은 제 1 직선형 비트 라인 들 ( BL 1 , BL 3 ) , 제 2 직선형 비트 라인 들 ( BL 2 , BL 4 ) 및 제 1 밴 딩 비트 라인 들 ( BLz , BLz + 1 ) 을 사이 에 두 고 도 7 에 도시 된 로우 선택 회로 ( LXSW ) 로부터 이격 될 수 있 다 .