도 9 b 는 도 9 a 와 는 상이 한 메모리 셀 ( 30 ) 의 구체 예 를 나타내 는 회로도 이 다 . 도 9 b 에 도시 한 메모리 셀 ( 30 ) 은 , 일렬 로 배치 된 n 개 의 메모리 셀 중 어느 하나 이 다 . 메모리 셀 ( 30 ) 은 , 게이트 가 기입 워드 선 ( 42 ) 에 전기 적 으로 접속 되 고 , 소스 및 드레 인 의 한쪽 이 비트 선 ( 44 ) 에 전기 적 으로 접속 된 트랜지스터 ( 31 ) 와 , 게이트 가 트랜지스터 ( 31 ) 의 소스 및 드레 인 의 다른 쪽 에 전기 적 으로 접속 된 트랜지스터 ( 40 ) 와 , 한 쪽 전극 이 트랜지스터 ( 31 ) 의 소스 및 드레 인 의 다른 쪽 및 트랜지스터 ( 40 ) 의 게이트 에 전기 적 으로 접속 되 고 , 다른 쪽 전극 이 판독 워드 선 ( 43 ) 에 전기 적 으로 접속 된 용량 소자 ( 41 ) 를 갖 는다 . 또한 , k 번 째 ( k 는 2 이상 n 미만 의 자연수 ) 에 배치 된 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 40 ) 의 소스 및 드레 인 의 한쪽 은 k - 1 번 째 에 배치 된 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 40 ) 의 소스 및 드레 인 의 다른 쪽 에 전기 적 으로 접속 되 고 , 소스 및 드레 인 의 다른 쪽 은 k + 1 번 째 에 배치 된 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 40 ) 의 소스 및 드레 인 의 한쪽 에 전기 적 으로 접속 된다 . 또한 , 1 번 째 에 배치 된 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 40 ) 의 소스 및 드레 인 의 한쪽 은 출력 단자 로서 기능 한다 . 또한 , n 번 째 에 배치 된 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 40 ) 의 소스 및 드레 인 의 다른 쪽 은 접지 된다 . 또한 , 노드 ( 32 ) 는 트랜지스터 ( 31 ) 의 소스 및 드레 인 의 다른 쪽 , 트랜지스터 ( 40 ) 의 게이트 및 용량 소자 ( 41 ) 의 한쪽 의 전극 이 전기 적 으로 접속 하 는 노드 이 다 . 또한 , 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 31 ) 는 산화물 반도체 ( OS ) 에 의해 채널 영역 이 형성 되 는 트랜지스터 이 지만 , 메모리 셀 ( 30 ) 이 갖 는 트랜지스터 ( 40 ) 의 채널 영역 을 형성 하 는 반도체 재료 는 특별히 한정 되 지 않 는다 .