이어서 , 상기 제 1 쉬프 트 레지스터 ( SR _ L ) 에 구비 된 제 2 스테이지 ( ST 202 _ L ) 는 상기 제 1 스테이지 ( ST 201 _ L ) 로부터 의 제 1 스캔 펄스 에 응답 하 여 인 에 이 블 되 고 , 이 인 에 이 블 된 상태 에서 제 2 클럭 전송 라인 으로부터 제 2 클럭 펄스 ( CLK 2 ) 를 공급 받 아 이 를 제 2 스캔 펄스 로서 출력 한다 . 그리고 , 이 제 2 스캔 펄스 를 자신 의 제 1 출력 라인 ( 241 a _ L ) 을 통해 제 2 게이트 라인 ( GL 2 ) 에 공급 하 고 , 자신 의 제 1 및 제 2 출력 라인 ( 241 a _ L , 241 b _ L ) 을 통해 제 3 스테이지 ( ST 203 _ L ) 에 공급 하 고 , 자신 의 제 1 및 제 3 출력 라인 ( 241 b _ L , 241 c _ L ) 을 통해 제 1 스테이지 ( ST 201 _ L ) 에 공급 한다 .