기존 에 는 상기 스 페이서 를 산화 막 으로 형성 하 였으나 , 후속 열 공정 시 에 산화 막 스 페이서 가 배리어 로 작용 하 지 못하 여 , 텅스텐 이 산화 되 는 등 비트 라인 의 전기 적 특성 을 열화 시켰 다 . 더욱이 , 반도체 소자 크기 의 축소 로 공정 마진 이 부족 해 지 면서 비트 라인 형성 을 위한 자기 정렬 ( self - aligned ) 식각 공정 시 에 스 페이서 가 손상 되 어 게이트 - 비트 라인 콘 택 간 쇼트 를 유발 하 여 , 반도체 소자 의 신뢰도 가 낮 아 진다 .