본 개시 의 반도체 패키지 제조 방법 ( S 200 ) 은 반도체 칩 ( 101 ) 의 제 1 면 ( 121 ) 상 에 제 1 절연 층 ( 103 ) 을 도포 하 는 단계 ( S 201 ) , 제 1 절연 층 ( 103 ) 을 스 탬핑 ( stamping ) 하 여 제 1 비아 홀 ( H 1 ) 및 재 배선 패턴 ( P 1 ) 을 형성 하 는 단계 ( S 202 ) , 제 1 비아 홀 ( H 1 ) 을 식각 하 는 단계 ( S 203 ) , 제 1 도전 성 비아 ( 104 ) 및 재 배선 층 ( 105 ) 을 형성 하 는 단계 ( S 204 ) , 제 1 전도성 소재 ( M 1 ) 를 식각 하 는 단계 ( S 205 ) , 제 1 절연 층 ( 103 ) 상 에 제 2 절연 층 ( 106 ) 을 도포 하 는 단계 ( S 206 ) , 제 2 절연 층 ( 103 ) 을 스 탬핑 하 여 제 2 비아 홀 ( H 2 ) 및 유비 엠 패턴 ( P 2 ) 을 형성 하 는 단계 ( S 207 ) , 제 2 비아 홀 ( H 2 ) 을 식각 하 는 단계 ( S 208 ) , 제 2 도전 성 비아 ( 107 ) 및 제 1 유비 엠 ( 108 a ) 을 형성 하 는 단계 ( S 209 ) , 제 2 전도성 소재 ( M 2 ) 를 식각 하 는 단계 ( S 210 ) , 및 제 1 외부 연결 단자 ( 109 a ) 를 탑재 하 는 단계 ( S 211 ) 를 포함 할 수 있 다 .