그러나 종래 의 수직 트랜지스터 에 있 어서 , 반도체 장치 에 약 90 ㎚ 이하 의 디자인 룰 ( design rule ) 이 요구 되 면서 게이트 전극 이 위치 하 는 리세 스 의 저면 의 폭 도 점점 감소 하 게 되 어 다음 과 같 은 문제점 들 이 발생 한다 . 먼저 , 상기 리세 스 에 매립 되 는 게이트 전극 의 하부 가 뾰족 해 지 면서 , 이러 한 게이트 전극 의 하부 에 전계 가 집중 됨 으로써 , 트랜지스터 의 전기 적 인 특성 이 저하 되 는 단점 이 되 는 현상 이 야기 된다 . 또한 , 전술 한 바 와 같이 반도체 장치 에 미세 한 디자인 룰 이 적용 됨 에 따라 , 상기 게이트 전극 에 인접 하 여 형성 되 는 채널 길이 를 일정 한 한계 이상 으로 증가 시키 기 어려운 문제점 도 발생 한다 .