그러면 , 도 10 에 도시 되 는 바 와 같이 , 1 번 째 부터 4 번 째 까지 의 지연 스테이지 들 ( 510 _ 1 내지 510 _ 4 ) 와 루핑 노드 ( NLOOP ) , 인버터 ( 550 ) 및 먹 서 ( 530 ) 를 포함 하 는 폐회로 인 발진 루프 가 형성 된다 . 이때 , 상기 루프 노드 ( NLOOP ) 상 의 신호 가 상기 인버터 ( 550 ) 에 의하 여 반전 되 는 상기 루핑 신호 ( XLOOP ) 는 상기 기준 클락 신호 ( RCLK ) 에 거시 적 으로 락킹 되 는 신호 임 을 알 수 있 다 . 즉 , 상기 기준 클락 신호 ( RCLK ) 에 대하 여 , 궁극 적 으로 상기 출력 클락 신호 ( OCLK ) 의 거시 적 락킹 이 수행 됨 을 알 수 있 다 .