도 1 을 참조 하 면 , 종래 기술 에 따른 다수 의 메모리 뱅크 구조 를 갖 는 반도체 메모리 소자 는 , 3 비트 의 뱅크 어드레스 ( BANK _ ADD < 3 Bit >) 와 12 비트 의 어드레스 ( ADD < 12 Bit >) 를 입력 받 아 12 비트 의 로우 어드레스 신호 ( ROW _ ADD < 0 : 11 >) 와 8 비트 의 뱅크 그룹 선택 신호 ( BANKT < 0 : 7 >) 를 출력 하 기 위한 어드레스 입력 부 ( 100 ) 와 , 액티브 커맨드 ( ACT ) 에 응답 하 여 로우 펄스 ( ROWP ) 를 생성 하 기 위한 커맨드 디코더 ( 120 ) 와 , 다수 의 뱅크 를 포함 하 는 메모리 뱅크 쿼터 ( 140 , 150 , 160 , 170 ) , 및 로우 펄스 ( ROWP ) 에 응답 하 여 로우 어드레스 신호 ( ROW _ ADD < 0 : 11 >) 를 메모리 뱅크 쿼터 ( 140 , 150 , 160 , 170 ) 에 포함 된 다수 의 메모리 뱅크 에 전달 하 는 것 을 제어 하 는 주소 전달 제 어부 ( 190 ) 를 구비 한다 .