이후 , 상기 초기 동작 신호 ( init ) 가 디스 에이블 되 면 , 상기 쉬프 트 레지스터 ( 90 ) 는 더 이상 상기 초기 설정 코드 ( iniset < 1 : n >) 를 입력 받 지 않 고 , 상기 위상 비교 신호 ( phcmp ) 에 응답 하 여 기 설정 된 지연 제어 코드 ( dlycnt < 1 : n >) 의 논리 값 을 변경 시키 면서 상기 지연 라인 ( 30 ) 의 동작 을 제어 한다 . 또한 상기 지연 라인 ( 30 ) 은 더 이상 상기 피드백 클럭 ( clk _ fb ) 을 입력 받 지 않 고 , 상기 지연 제어 코드 ( dlycnt < 1 : n >) 의 제어 에 따라 상기 기준 클럭 ( clk _ ref ) 을 지연 시키 는 동작 을 수행 한다 .