이제 도 1 을 참조 하 면 , 컴퓨터 시스템 ( 10 ) 의 일 실시 예 를 나타낸 블럭 도 가 도시 된다 . 예시 된 실시 예 에서 , 컴퓨터 시스템 ( 10 ) 은 메모리 ( 14 ) 에 연결 됨 과 아울러 주변 디바이스 ( 13 A - 13 B ) 에 연결 된 프로세싱 노드 ( 12 ) 를 포함 한다 . 이 노드 ( 12 ) 는 노드 제어기 ( 20 ) 에 연결 된 프로세서 코어 들 ( 15 A - 15 B ) 을 포함 하 고 , 노드 제어기 ( 20 ) 는 또한 메모리 제어기 ( 22 ) , 복수 의 하이퍼 트랜 스포트 ( HyperTransport ™, HT ) 인터페이스 회로 ( 24 A - 24 C ) , 및 공유 된 레벨 3 ( L 3 ) 캐시 메모리 ( 60 ) 에 연결 된다 . HT 회로 ( 24 C ) 는 주변 디바이스 ( 13 A ) 에 연결 되 고 , 주변 디바이스 ( 13 A ) 는 데이지 체인 구성 으로 ( 본 실시 예 에서 는 HT 인터페이스 를 사용 하 여 ) 주변 디바이스 ( 13 B ) 에 연결 된다 . 남 아 있 는 HT 회로 들 ( 24 A , 24 B ) 은 다른 HT 인터페이스 ( 미 도시 ) 를 통해 다른 유사 한 프로세싱 노드 ( 미 도시 ) 에 연결 될 수 있 다 . 메모리 제어기 ( 22 ) 는 메모리 ( 14 ) 에 연결 된다 . 일 실시 예 에서 , 노드 ( 12 ) 는 도 1 에 도시 된 회로 를 포함 하 는 단일 의 집 적 회로 칩 일 수 있 다 . 즉 , 노드 ( 12 ) 는 칩 멀티 프로세서 ( Chip MultiProcessor , CMP ) 일 수 있 다 . 임의 레벨 의 집적 화 혹은 개별 컴포넌트 들 이 사용 될 수 있 다 . 주목 할 사항 으로 , 프로세싱 노드 ( 12 ) 는 간략 한 설명 을 위해 생략 된 다양 한 다른 회로 들 을 포함 할 수 있 다 . 주목 할 사항 으로 , 문자 와 숫자 를 포함 하 는 참조 표시 ( 예 를 들 어 , 프로세서 코어 ( 15 A ) ) 는 , 적절 한 경우 에 는 , 단지 숫자 로 만 언급 될 수 있 다 .