커맨드 레지스터 및 제 어 논리 회로 ( Command Resister ＆ Control Logic ) 는 , 또한 로우 어드레스 버퍼 군 및 래치 군 ( X - Buffers ＆ Latches ) 으로부터 출력 된 메모리 플레인 선택 신호 PS [ 3 : 0 ] 과 , 복수 의 제어 신호 에 따라서 , 제 어 신 호군 CTL 1 ∼ CTL 4 를 상변화 메모리 의 각 블록 으로 분배 한다 . 복수 의 제어 신호 는 , 구체 적 으로 는 커맨드 래치 기동 신호 CLE , 어 드레스 래치 기동 신호 ALE , 칩 기동 신호 CEB , 판독 기동 신호 REB , 기입 기동 신호 WEB , 기입 보호 신호 WPB , 레디 / 비지 신호 RBB 이 다 . 커맨드 래치 기동 신호 CLE 는 , 커맨드 신호 를 일시 적 으로 저장 하 는 전술 한 커맨드 레지스터 를 활성 화 하 기 위한 신호 이 다 . 어 드레스 래치 기동 신호 ALE 는 , 어 드레스 신호 를 일시 적 으로 저장 하 는 전술 한 어드레스 버퍼 군 및 래치 군 을 활성 화 하 기 위한 신호 이 다 . 칩 기동 신호 CEB 는 상변화 메모리 칩 을 선택 하 기 위한 신호 이 다 . 판독 기동 신호 REB 는 , 칩 내부 에서 컬럼 어드레스 를 발생 하 면서 , 전술 한 출력 드라이버 를 활성 화 하 여 , 기억 정보 를 출력 하 기 위한 신호 이 다 . 기입 기동 신호 WEB 는 기억 정보 , 커맨드 신호 , 어 드레스 신호 를 수신 하 기 위한 신호 이 다 . 기입 보호 신호 WPB 는 , 전원 기동 시 에서 의 뜻 하 지 않 은 기입 동작 을 방지 하 기 위한 신호 이 다 . 레디 / 비지 신호 RBB 는 , 칩 내부 의 상태 가 한창 판독 동작 이나 기입 동작 인지 의 여부 를 통지 하 는 신호 이 다 .