마찬가지 로 , n 번 째 시프트 레지스터 ( SRn ) 의 제 2 구 동부 ( sub 2 - SRn ) 에서 제 2 중간 출력 신호 ( DN [ n ] ) 가 생성 되 는 과정 에서 , 제 1 클럭 신호 단자 ( CLK 1 ) 에 전달 된 제 1 클럭 신호 ( clk ) 와 제 2 클럭 신호 단자 ( CLK 2 ) 에 전달 된 제 2 클럭 신호 ( clkb ) 를 활용 한다 . 또한 제 2 제어 신호 단자 ( DNN ) 에 전달 되 는 다음 단 시프트 레지스터 ( SRn + 1 ) 의 제 2 중간 출력 신호 ( DN [ n + 1 ] ) 도 활용 된다 .