따라서 , 제 1 박막 트랜지스터 ( 410 ) 의 제 1 소스 전극 ( 412 ) 및 제 1 드레 인 전극 ( 413 ) 은 제 2 하부 버퍼 층 ( 114 a ) 상 에 배치 될 수 있 다 . 그리고 , 제 2 하부 버퍼 층 ( 114 a ) , 제 1 층간 절연 층 ( 113 ) 및 제 1 게이트 절연 층 ( 112 ) 의 콘 택 홀 을 통하 여 , 제 1 소스 전극 ( 412 ) 은 제 1 액티브 층 ( 411 ) 의 제 1 소스 영역 ( 411 b ) 과 직접 접촉 할 수 있 다 . 그리고 , 제 1 드레 인 전극 ( 413 ) 은 제 1 채널 층 ( 411 ) 의 제 1 드레 인 영역 ( 411 c ) 과 직접 접촉 할 수 있 다 .