또한 , 도 1 a , 도 1 b 에 도시 한 연산 증폭기 는 도 3 a 에 도시 한 바 와 같이 , 출력 단자 ( 193 ) 로부터 반전 입력 단자 ( 192 ) 를 네거티브 피드백 ( negative feedback ) 구성 으로 함 으로써 전원 회로 로 할 수 있 다 . 도 3 a 에 도시 한 예 에서 는 비반전 입력 단자 ( 191 ) 에 입력 되 는 기준 전원 의 전압 값 을 그대로 출력 단자 로부터 출력 할 수 있 다 . 또한 , 기준 전원 의 n 배 ( n 은 양 의 수 ) 의 전압 을 출력 단자 로부터 출력 하 는 경우 에 는 도 3 b 에 도시 한 바 와 같이 , 출력 단자 ( 193 ) 의 전압 값 을 2 개 의 저항 , 여기 서 는 저항 소자 ( 198 ) , 저항 소자 ( 199 ) 에서 1 : n - 1 로 분압 ( 分壓 ) 하 여 반전 입력 단자 ( 192 ) 에 접속 하 는 구성 으로 하 면 좋 다 . 이 와 같이 하 여 출력 단자 ( 193 ) 의 출력 전압 을 기준 전압 의 n 배 로 하 여 전류 공급 능력 이 큰 전원 회로 를 구성 할 수 있 다 .