도 4 는 본 발명 의 일 실시 예 에 따른 전류 궁핍 형 전압 제어 지연 회로 ( VCDL : Voltage Controlled Delay Line ) 의 회로도 이 다 . 전압 제어 지연 회로 ( 400 ) 는 전류 궁핍 형 ( Current Starved ) 지연 셀 을 가지 는 지연 회로 로서 , 외부 로부터 입력 되 는 입력 신호 Vi 를 소정 시간 지연 시킨 신호 Vout 를 출력 한다 . 출력 신호 Vout 의 지연 시간 은 외부 로부터 입력 되 는 제어 전압 Vcon 에 의해 설정 된다 .