본 발명 은 반도체 소자 의 제조 방법 에 관한 것 으로 , 높이 ' a ' 의 게이트 패턴 이 구비 된 반도체 기판 의 전면 에 일정 두께 의 배리 어막 을 형성 하 는 단계 와 , 상기 결과물 상부 에 금속 층 을 형성 하 는 단계 와 , 상기 금속 층 을 선택 식각 하 여 상기 게이트 패턴 을 매립 하 는 두께 ' b ( a ＜ b ) ' 의 비트 라인 콘 택 패턴 을 형성 하 는 단계 와 , 상기 비트 라인 콘 택 패턴 의 노출 된 양측 에 스 페이서 를 형성 하 는 단계 와 , 상기 결과물 상부 에 층간 절 연막 을 형성 하 는 단계 와 , 상기 비트 라인 콘 택 이 노출 될 때 까지 평탄 화 식각 하 는 단계 를 포함 하 며 , 비트 라인 콘 택 과 활성 영역 사이 에 형성 되 는 랜딩 플러그 콘 택 형성 공정 을 생략 하 고 , 비트 라인 과 활성 영역 을 직접 연결 하 는 비트 라인 콘 택 을 형성 함 으로써 , 공정 을 단순 화 시키 고 , 활성 영역 과 콘 택 간 의 오버랩 마진 및 저항 특성 을 향상 시키 는 기술 을 개시 한다 .