제 2 소자 반도체 층 ( 200 ') 이 상기 제 2 절연 층 ( 150 ') 에 형성 되 고 , 제 3 셀 스트링 이 상기 제 2 소자 반도체 층 ( 200 ') 에 형성 된다 . 상기 제 3 셀 스트링 은 상기 제 1 및 제 2 셀 스트링 들 과 동일 한 구조 일 수 있 다 . 즉 , " 상기 제 2 셀 스트링 은 서로 직렬 로 연결 된 복수 의 제 3 셀 트랜지스터 및 상기 복수 의 제 3 셀 트랜지스터 의 양단 에 각각 직렬 로 연결 된 제 3 스트링 선택 트랜지스터 및 제 3 접지 선택 트랜지스터 를 포함 한다 . 제 3 셀 게이트 패턴 ( 120 "") 및 제 3 셀 소스 / 드레 인 영역 ( 135 c "") 은 상기 제 3 셀 트랜지스터 에 포함 되 고 "," 제 3 스트링 선택 게이트 패턴 ( 125 "") 및 제 3 공통 드레 인 영역 ( 135 d "") 은 상기 제 3 스트링 선택 트랜지스터 에 포함 되 며 "," 제 3 접지 선택 게이트 패턴 ( 130 "") 및 제 3 공통 소스 영역 ( 135 s ) 은 상기 제 3 접지 선택 트랜지스터 에 포함 된다 . "