도 1 a 에 도시 된 바 와 같이 , 기판 ( 11 ) 상 에 게이트 절 연막 ( 12 ) 을 형성 한다 . 여기 서 , 기판 ( 11 ) 은 DRAM 공정 이 진행 되 는 반도체 기판 일 수 있 고 , 반도체 기판 의 셀 영역 또는 주변 영역 의 NMOS 또는 PMOS 일 수 있 다 . 또한 , 게이트 절 연막 ( 12 ) 은 산화 막 일 수 있 다 . 이때 , 게이트 절 연막 ( 12 ) 에 한 번 에 가해 지 는 스트레스 가 많 은 경우 게이트 절 연막 ( 12 ) 의 신뢰 성 이 열화 될 수 있 다 .