도 6 f 에 도시 한 바 와 같이 , 전술 한 공정 을 통해 상기 게이트 전극 ( 104 ) 에 대응 하 여 양측 으로 이격 된 소스 전극 ( 128 ) 과 드레 인 전극 ( 130 ) 이 형성 되 고 , 상기 소스 및 드레 인 전극 ( 128 , 130 ) 의 이격 된 영역 으로 하부 의 순수 비정질 실리콘 패 턴 ( 126 a ) 이 노출 된 형상 이 된다 .