이 와 같이 본 발명 은 복수 의 버퍼 단 ( 11 ) 으로 구성 되 어 , 입력 데이터 신호 를 각각 버퍼링 하 는 버퍼 부 ( 10 ) 와 , 하나 의 딜레이 단 ( 21 ) 으로 구성 되 어 상기 버퍼 부 ( 10 ) 로부터 출력 되 는 각각 의 신호 를 입력 데이터 별로 단위 딜레이 시간 을 갖 고 지연 시켜 출력 하 는 딜레이 부 ( 20 ) 와 , 복수 의 래치 단 ( 31 ) 으로 구성 되 어 상기 딜레이 부 ( 20 ) 의 출력 신호 를 클럭 신호 ( clock ) 에 응답 하 여 래치 하 는 래치 부 ( 30 ) 로 구성 한다 . 이 와 같이 본 발명 은 데이터 입력 신호 의 수 에 관계없이 각각 의 입력 데이터 의 딜레이 단 을 한 개 의 딜레이 단 으로 공유 한다 .