본 발명 은 위 에 제시 된 실시 예 에 대하 여 폭넓 게 설명 되 지만 , 본 발명 이 이 들 실시 예 에 제한 될 필요 는 없 다 . 예 를 들 어 , 본 발명 은 워드 라인 및 / 또는 비트 라인 은 분할 된 워드 라인 어레이 와 같이 레벨 사이 에서 공유 되 는 복수 레벨 로 구성 되 는 3 차원 메모리 어레이 에 적용 될 수 도 있 고 : 각각 참조 로 본 명세서 에 포함 되 는 ( 1 ) 둘 다 여기 에 양도 된 Mark G . Johnson 등 의 2000 년 3 월 7 일 등록 된 미국 특허 번호 제 6 , 034 , 882 호 , 2001 년 2 월 6 일 에 등록 된 미국 특허 번호 제 6 , 185 , 122 호 에 설명 된 메모리 ; ( 2 ) 여기 양도 된 N . Johan Knall 의 2000 년 4 월 28 일 출원 된 미국 특허 출원 번호 제 09 / 560 , 626 호 에 설명 된 메모리 어레이 ; ( 3 ) 여기 양도 된 N . Johan Knall 과 Mark G . Johnson 의 2001 년 3 월 21 일 에 출원 된 미국 특허 출원 번호 제 09 / 814 , 727 호 에 설명 된 메모리 어레이 ; 2001 년 6 월 29 일 에 출원 된 Kleveland 등 의 미국 특허 출원 번호 제 09 / 897 , 705 호 , Three - Dimensional Memory Array Incorporating Serial Chain Diode Stack "" 에 설명 된 메모리 ; 위 에 참조 된 미국 특허 제 7 ", 177 , 169 호 에 설명 된 메모리 ; 및 Cleeves 의 2002 년 6 월 27 일 에 출원 된 미국 특허 출원 번호 제 10 / 185 , 508 호 , " "" Three Dimensional Memory "" 에 설명 된 메모리 를 포함 하 지만 여기 에 제한 되 지 는 않 는다 . "