도 1 에 제시 된 아키텍처 의 또 다른 이점 은 커맨드 및 테스트 패턴 생성 기능 을 FPGA 장치 에 분배 함 으로써 테스 트기 프로세서 ( 104 ) 상 에서 의 프로세싱 부하 를 감소 시키 는 것 인데 , 각 DUT 는 그 에 특정 한 테스트 프로그램 을 실행 하 는 전용 FPGA 모듈 을 갖 는다 . 예 를 들 어 , " 인 스턴스 화 된 FPGA 테스 트기 블록 ( 110 A ) 은 DUT ( 120 A ) 에 결합 되 고 DUT ( 120 A ) 에 특정 한 테스트 프로그램 을 실행 한다 . 이러 한 구성 에서 의 하드웨어 리소스 는 최소한 으로 하드웨어 를 공유 하 면서 개별 DUT 를 지원 하 도록 설계 된다 . 이 "" DUT 당 테스 트기 "" 구성 은 프로세서 당 더 많 은 수 의 DUT 를 테스트 하 고 더 많 은 수 의 DUT 를 병렬 로 테스트 할 수 있 게 한다 . 또한 ", 특정 모드 에서 자신 의 커맨드 및 테스트 패턴 을 생성 할 수 있 는 FPGA 를 이용 하 면 , 테스 트기 프로세서 를 FPGA 장치 , 장치 전원 ( DPS ) 및 DUT 를 포함 하 는 다른 하드웨어 컴포넌트 와 결합 시키 기 위한 버스 ( 112 ) 상 의 대역폭 요구 조건 이 또한 감소 된다 . 결과 적 으로 , 이전 구성 보다 더 많 은 DUT 를 동시 에 테스트 할 수 있 다 .