본 발명 은 반도체 소자 의 금속 배선 형성 방법 에 관한 것 으로서 , 반도체 기판 상 에 절연 층 을 형성 하 는 단계 와 , 절연 층 을 선택 적 으로 제거 하 여 콘 택 홀 및 트렌치 를 형성 하 는 단계 와 , 콘 택 홀 및 트렌치 가 형성 된 절연 층 상 에 배리 어 층 을 형성 하 는 단계 와 , 원자 박막 증착 공정 을 이용 하 여 배리 어 층 상 에 CVD 질화 티타늄 막 을 형성 하 는 단계 와 , 화학 기상 증착 공정 을 이용 하 여 CVD 질화 티타늄 막 상 에 텅스텐 막 을 형성 하 는 단계 와 , 평탄 화 공정 으로 콘 택 홀 및 트렌치 내부 에 배선 을 형성 하 는 단계 를 포함 한다 . 따라서 본 발명 은 , CVD 질화 티타늄 으로 점점 작아지 는 콘 택 홀 을 채울 수 있 으며 , CVD 질화 티타늄 이후 트렌치 벽 쪽 의 질화 티타늄 은 자동 적 으로 이후 공정 인 CVD 의 배리어 로 사용 할 수 있 고 , 더욱이 , 원자 박막 증착 공정 의 낮 은 쓰루 - 풋 을 작 은 크기 의 콘 택 홀 에 CVD 질화 티타늄 을 채우 는데 사용 함 으로써 필요 에 따라서 콘 택 홀 의 크기 를 원자 박막 증착 공정 에 맞추 어 작 게 맞추 도록 설계 에 반영 할 수 있 으므로 반도체 소자 의 크기 를 감소 시킬 수 있 으며 , 또 , 원자 박막 증착 공정 과 화학 기상 증착 을 조합 하 여 균일 한 배선 을 형성 함 으로써 후속 공정 인 화학 적 기계 연마 공정 후 키 - 홀 또는 보이드 ( void ) / 심 ( seam ) 에 의한 결함 을 완벽히 제거 할 수 있 다 .