상술 한 바 와 같이 본원 발명 의 다른 실시 예 에 따르 면 , 워드 라인 들 ( WLs ) 의 디스 차지 동작 이전 에 공통 소스 라인 ( CSL ) 또는 비트 라인 들 ( BL 1 내지 BLm ) 을 통해 채널 전위 레벨 을 상승 시켜 워드 라인 들 ( WLs ) 의 디스 차지 동작 시 채널 전위 레벨 이 음 의 전위 레벨 로 하강 하 는 것 을 억제 할 수 있 다 . 또한 선택 된 메모리 블럭 의 선택 라인 들 ( SSL 1 , DSL 1 ) 및 소스 및 드레 인 패스 워드 라인 들 ( SPWL 1 , DPWL 1 ) 에 일정 전압 ( Veq ) 이 인가 되 는 상태 에서 워드 라인 들 ( WLs ) 의 디스 차지 동작 이 수행 됨 으로써 채널 이 플로팅 상태 가 되 는 것 을 방지 할 수 있 다 .