도시 된 바 와 같이 , 게이트 ( 102 ) 및 소오 스 / 드레 인 영역 ( 104 b , 104 a ) 을 포함 하 는 트랜지스터 가 형성 된 반도체 기판 ( 100 ) 상 에 상기 트랜지스터 를 덮 도록 제 1 층간 절 연막 ( 106 ) 이 형성 된다 . 상기 제 1 층간 절 연막 ( 106 ) 내 에 상기 반도체 기판 ( 100 ) 의 소오 스 / 드레 인 영역 ( 104 b , 104 a ) 과 콘 택 되게 콘 택 플러그 ( 110 ) 가 형성 되 고 , 상기 콘 택 플러그 ( 110 ) 및 이 에 인접 하 는 제 1 층간 절 연막 ( 106 ) 부분 상 에 도전 막 패턴 , 즉 , 패드 ( 112 ) 가 형성 된다 .