이 후 , 플라 즈 마를 이용 한 애 싱 공정 을 통해 포토레지스트 패턴 ( 47 ) 을 애 싱 함 으로써 도 8 d 에 도시 된 바 와 같이 제 1 높이 의 포토레지스트 패턴 ( 47 A ) 은 얇 아 지 고 , 제 2 높이 의 포토레지스트 패턴 ( 47 B ) 은 제거 된다 . 이 에 따라 제 2 높이 의 포토레지스트 패턴 ( 47 B ) 과 대응 하 는 소스 / 드레 인 연결 패턴 ( 140 ) 의 일부 가 노출 된다 . 또한 애 싱 공정 진행시 제 2 높이 의 포토레지스트 패턴 ( 47 B ) 의 제거 와 함께 제 1 높이 의 포토레지스트 패턴 ( 47 A ) 의 양측 부도 동시 에 제거 된다 . 이 에 따라 반도체 패턴 ( 37 ) 의 외곽 에지 가 노출 된다 .