메모리 컨트롤러 의 샘플링 된 데이터 ( Sampled DQin ) 의 출력 시점 이 클록 신호 주기 ( CL + 1 ) 로 미리 정해질 경우 , 도 1 을 참조 하 면 , 유효 출력 딜레이 ( tSAC ) 가 1 클록 주기 보다 짧 거나 같 으면 메모리 컨트롤러 는 미리 정해진 클록 신호 주기 ( CL + 1 ) 에 맞 게 샘플링 된 데이터 ( Sampled DQin ) 를 출력 한다 . 그러나 도 2 및 도 3 에 도시 된 바 와 같이 유효 출력 딜레이 ( tSAC ) 가 1 클록 주기 보다 길 경우 , 샘플링 된 데 이 터 ( Sampled DQin ) 의 실제 출력 시점 은 클록 신호 주기 ( CL + 2 , CL + 3 ) 로 출력 시점 을 정할 경우 와 같 다 . 따라서 , 메모리 컨트롤러 의 미리 정해진 출력 시점 과 실제 데이터 출력 시점 은 다르 게 된다 . 이러 한 경우 , 메모리 컨트롤러 는 샘플링 된 데이터 ( Sampled DQin ) 를 출력 하 지 않 거나 , 일부 만 출력 하 게 된다 . 따라서 , 마스터 블록 들 은 메모리 컨트롤러 로부터 데이터 를 정상 적 으로 받 지 못한다 .