도 4 는 본 발명 의 하나 이상 의 구체 예 에 따라 , 소거 상태 ( 422 ) 및 다수 의 하위 페이지 ( 424 ) , 상위 페이지 ( 426 ) , 및 스크래치 페이지 ( 428 ) 데이터 상태 에 대한 예시 적 인 2 - 비트 ( bit ) 메모리 셀 과 관련 된 문턱 전압 분포 ( 420 ) 의 다이어그램 을 도시 한다 . 구체 예 는 2 비트 정보 를 갖 도록 프로그래밍 되 는 멀티 레벨 메모리 셀 에 제한 되 지 않 는다 . 본 발명 의 하나 이상 의 구체 예 는 2 초과 의 비트 및 / 또는 분수 ( fractional number ) 비트 의 정보 를 갖 도록 프로그래밍 되 는 특정 메모리 셀 을 포함 할 수 있 다 .