상기 과제 를 해결 하 기 위한 본 발명 의 기술 적 사상 에 따른 반도체 장치 의 또 다른 몇몇 실시 예 는 , 제 1 영역 및 제 2 영역 이 정의 되 는 기판 , 제 1 영역 의 기판 상 에 순차 적 으로 배치 되 고 , 각각 이 제 1 방향 으로 연장 되 는 제 1 내지 제 3 나노 와 이 어 , 제 2 영역 의 기판 상 에 순차 적 으로 배치 되 고 , 각각 이 제 1 방향 으로 연장 되 는 제 4 내지 제 6 나노 와 이 어 , 제 1 내지 제 3 나노 와이어 를 둘러싸 고 , 제 1 방향 과 다른 제 2 방향 으로 연장 되 는 제 1 게이트 전극 , 제 4 내지 제 6 나노 와이어 를 둘러싸 고 , 제 2 방향 으로 연장 되 는 제 2 게이트 전극 , 제 1 내지 제 3 나노 와이어 의 적어도 일 측 에 배치 되 는 제 1 소오 스 / 드레 인 영역 , 제 4 내지 제 6 나노 와이어 의 적어도 일 측 에 배치 되 는 제 2 소오 스 / 드레 인 영역 , 제 1 나노 와이어 와 제 2 나노 와 이 어 사이 에서 제 1 게이트 전극 의 적어도 일 측 에 배치 되 고 , 제 1 산소 몰 분 율 의 산소 및 제 1 수소 몰 분 율 의 수소 를 포함 하 는 제 1 내부 스 페이서 , 제 4 나노 와이어 와 제 5 나노 와 이 어 사이 에서 제 2 게이트 전극 의 적어도 일 측 에 배치 되 고 , 제 1 산소 몰 분 율 보다 큰 제 2 산소 몰 분 율 의 산소 및 제 1 수소 몰 분 율 보다 큰 제 2 수소 몰 분 율 의 수소 를 포함 하 는 제 2 내부 스 페이서 , 제 1 소오 스 / 드레 인 영역 에 연결 되 는 제 1 소오 스 / 드레 인 컨 택 , 및 제 2 소오 스 / 드레 인 영역 에 연결 되 는 제 2 소오 스 / 드레 인 컨 택 을 포함 한다 .