마찬가지 로 , 첫 번 째 단의 시프트 레지스터 ( SR 1 ) ( 도 3 a ) 의 제 2 구 동부 ( sub 2 - SR 2 ) 에 입력 되 는 제 2 입력 신호 ( flmdn [ 1 ] ) 는 제 2 개 시 신호 ( flmdn ) 이 지만 , 두 번 째 단의 시프트 레지스터 ( SR 2 ) ( 도 3 b ) 의 제 2 입력 신호 ( flmdn [ 2 ] ) 는 첫 번 째 시프트 레지스터 에서 출력 된 제 2 중간 출력 신호 ( DN [ 1 ] ) 이 다 . 이때 제 2 중간 출력 신호 ( DN [ 1 ] ) 는 시점 t 4 에 제 2 클럭 신호 ( clbk ) 에 동기 되 어 전달 된다 .