PIM DRAM 아키텍처 의 구현 은 감지 증폭기 및 계산 구성 요소 레벨 에서 의 , 가령 , 감지 구성 요소 스트라이프 에서 프로세싱 을 수행 할 수 있 다 . PIM DRAM 아키텍처 의 구현 에 의해 유한 개수 의 메모리 셀 , 가령 , 약 1 K 또는 1024 개 메모리 셀 이 각각 의 감지 증폭기 에 연결 될 수 있 다 . 감지 구성 요소 스트라이프 는 약 8 K 내지 약 16 K 감지 증폭기 를 포함 할 수 있 다 . 예 를 들 어 , 긴 디 지트 라인 서브 어레이 에 대한 감지 구성 요소 스트라이프 가 16 K 감지 증폭기 를 포함 할 수 있 고 로우 와 컬럼 의 각각 의 교 차부 에 메모리 셀 이 있 는 1 K 로우 의 어레이 및 약 16 K 컬럼 에 연결 되 어 컬 럼 당 1 K ( 1024 ) 메모리 셀 을 산출 하 도록 구성 될 수 있 다 . 비교 하 자면 , 짧 은 디 지트 라인 서브 어레이 에 대한 감지 구성 요소 스트라이프 는 16 K 감지 증폭기 및 계산 구성 요소 를 포함 할 수 있 고 긴 디 지트 라인 서브 어레이 의 1 K 로우 의 , 가령 , 최대 절반 의 어레이 에 연결 되 어 컬 럼 당 512 메모리 셀 을 산출 하 도록 구성 될 수 있 다 . 일부 실시 예 에서 , 예컨대 로우 의 메모리 셀 의 개수 에 대응 하 는 감지 구성 요소 스트라이프 내 감지 증폭기 및 / 또는 계산 구성 요소 의 개수 가 긴 디 지트 라인 서브 어레이 에 비교 해서 짧 은 디 지트 라인 서브 어 레이 중 적어도 일부 간 에 변화 할 수 있 다 .