본 실시 예 에 따르 면 , 제 1 상향 신호 생 성부 ( 42 ) , 제 1 하향 신호 생 성부 ( 44 ) 및 리셋 신호 생 성부 ( 46 ) 는 D 플립플롭 ( 21 , 22 ) 및 NAND 게이트 ( 23 ) 로 구현 될 수 있 으며 , 이 경우 , 상기 소정 데이터 값 은 논리 값 ' 1 ' 이 된다 . 이러 한 실시 예 에 따를 때 , 도 3 의 타이밍 도 가 얻 어 진다 . 즉 , 도 2 에 따르 면 , 위상 비 교부 ( 20 ) 는 지연 기준 신호 ( Rd ) 를 클럭 입력 으로 사용 하 여 지연 기준 신호 ( Rd ) 의 상승 천 이 시 제 1 상향 신호 ( UP ) 를 논리 ' 1 ' 로 출력 하 는 D - 플립 플 롭 ( 21 ) , 궤 환 신호 ( V ) 를 클럭 입력 으로 사용 하 여 궤 환 신호 ( V ) 의 상승 천 이 시 제 1 하향 신호 ( DN ) 를 논리 ' 1 ' 로 출력 하 는 D - 플립 플 롭 ( 22 ) , 그리고 제 1 상향 신호 ( UP ) 와 제 1 하향 신호 ( DN ) 를 입력 받 아 두 신호 가 모두 논리 ' 1 ' 이 면 상기 두 D - 플립 플 롭 ( 20 내지 21 ) 의 출력 을 논리 ' 0 ' 으로 초기 화 하 는 논리 회로 인 NAND 게이트 ( 23 ) 으로 구성 된다 .