다음 , 상기 결과물 상부 에 제 3 갭 필 산화 막 으로서 제 2 HDP 산화 막 을 형성 하 는데 , 이때 제 2 HDP 막 을 증착 한 다음 어닐링 하 고 , CMP 를 수행 하 여 제 1 HDP 막 ( 32 ) 상부 로부터 트렌치 전체 깊이 에 대하 여 20 ~ 40 % 의 높이 즉 , 2000 ~ 6000 Å 로 제 2 HDP 산화 막 ( 36 ) 을 형성 한다 , 이후 반도체 기판 ( 10 ) 상부 에 남 아 있 는 라이너 질화 막 ( 26 ) 을 제거 하 고 반도체 기판 ( 10 ) 을 노출 시킨다 ( 도 1 g 참조 ) .