구간 ( A ) 에서 일정 전압 ( Veq ) 에 의해 비 선택 된 메모리 블럭 ( BLK 2 ) 에 포함 된 드레 인 선택 트랜지스터 ( DST ) 및 소스 선택 트랜지스터 ( SST ) 는 턴 온 되 어 비 선택 된 메모리 블럭 ( BLK 2 ) 의 채널 에서 생 성 또는 잔류 되 는 전자 들 이 공통 소스 라인 ( CSL ) 및 비트 라인 들 ( BL 1 내지 BLm ) 으로 디스 차지 되 어 전기 적 효과 가 개선 될 수 있 다 .