게이트 적층 체 ( GST ) 는 제 1 반도체 막 ( SE 1 ) 으로부터 비트 라인 들 ( BLo , BLe ) 을 향하 는 제 1 방향 으로 교대 로 적층 된 층간 절 연막 들 ( ILD ) 및 도전 패턴 들 ( CP 1 내지 CPn ) 을 포함 할 수 있 다 . 도전 패턴 들 ( CP 1 내지 CPn ) 은 메모리 스트링 ( A ) 의 게이트 전극 들 로 이용 될 수 있 다 .