상기 에서 , 더미 게이트 패턴 은 터널 절 연막 , 제 1 도 전막 및 제 2 도 전막 의 적 층 구조 로 형성 된다 . 제 1 도전 막 은 플로팅 게이트 용 도전 막 이 고 , 제 2 도전 막 은 컨트롤 게이트 용 도전 막 이 다 . 제 1 및 제 2 도 전막 각각 은 폴리 실리콘 막 , 금속 막 또는 이 들 의 적층 막 으로 형성 된다 . 메모리 셀 들 의 간격 이 콘 택 홀 의 폭 보다 넓 게 형성 된다 . 메모리 셀 과 더미 게이트 패턴 사이 에 절 연막 이 형성 되 며 , 절연 막 은 산화 막 , 질화 막 및 산화 막 ( ONO ) 의 적층 막 또는 산화 막 , 질화 막 및 질화 막 ( ONN ) 의 적층 막 으로 형성 된다 . 메모리 셀 과 더미 게이트 패턴 사이 하부 의 반도체 기판 에 접합 영역 이 형성 된다 .