도 2 는 본 발명 의 일부 실시 예 에 따른 , 도 1 에 도시 된 반도체 회로 에 사용 되 는 멀티 게이트 전계 효과 트랜지스터 ( MuGFET ) 디바이스 ( 200 ) 의 사시도 를 도시 한 도면 이 다 . 도 2 는 도 1 에 도시 된 회로 에서 사용 하 기 위한 다중 게이트 전계 효과 트랜지스터 액세스 디바이스 ( 200 ) 의 예시 를 도시 하고 있 다 . 트랜지스터 ( 200 ) 는 단일 p - 도핑 된 또는 n - 도핑 된 핀 트랜지스터 ( fin transistor ) ( 200 ) 일 수 있 으며 , 핀 ( 210 ) 으로 도 지칭 되 는 몸체 ( 210 ) 를 구비 한다 . 핀 은 기판 ( 220 ) 의 절연 표면 ( 215 ) 상 에 형성 될 수 있 다 . 일부 실시 예 에서 , 사용 된 기판 ( 220 ) 은 비록 절연체 상 실리콘 ( SOI ) , 게르마늄 또는 기타 III - IV 족 반도체 와 같 은 임의 의 기타 다른 바람직 한 반도체 기판 을 사용 하 는 것 이 가능 하 지만 , 바람직 하 게 는 단결정 실리콘 이 다 . 일부 실시 예 에서 , 절연 표면 은 실리콘 또는 기타 다른 반도체 기판 ( 220 ) 상 의 매립 형 산화물 또는 기타 다른 절연 층 ( 215 ) 일 수 있 다 . 게이트 유전체 구조 ( 230 ) 는 반도체 핀 ( 210 ) 의 상부 및 측면 상 에 형성 된다 . 게이트 전극 ( 235 ) 은 게이트 유전체 ( 230 ) 의 상부 및 측면 상 에 형성 되 고 , 금속 층 을 포함 할 수 있 다 . 소스 영역 ( 240 ) 및 드레 인 영역 ( 245 ) 은 게이트 전극 의 어느 일 측 에서 반도체 핀 ( 210 ) 내 에 형성 될 수 있 으며 , 다양 한 실시 예 에서 게이트 전극 ( 235 ) 아래 에서 핀 ( 210 ) 보다 상당히 더 커 지 도록 측 방향 으로 확장 될 수 있 다 .