DRAM 은 , 클록 입력 버퍼 ( 10 ) , 커맨드 입력 버퍼 ( 12 ) , 커맨드 디코더 ( 14 ) , 모드 레지스터 ( 16 ) , 코어 제어 회로 ( 18 ) , 전압 생성 회로 ( 20 ) , 어 드레스 입력 버퍼 ( 22 ) , 버스트 어드레스 생성 회로 ( 23 ) , 레이턴 시 카운터 ( 24 ) , 데이터 입력 버퍼 ( 26 ) , 데이터 출력 버퍼 ( 28 ) 및 메모리 코어 ( 30 ) 를 갖 고 있 다 . 클록 입력 버퍼 ( 10 ) , 커맨드 입력 버퍼 ( 12 ) , 어 드레스 입력 버퍼 ( 22 ) , 데이터 입력 버퍼 ( 26 ) 및 데이터 출력 버퍼 ( 28 ) 는 , 도 2 에 도시 한 입출력 회로 ( MI / O ) 이 며 , 전원 전압 ( VDDQ ) 을 받 아 동작 한다 . 입력 버퍼 ( 10 , 12 , 22 , 26 ) 의 상세 는 도 6 에 도시 한다 . 데이터 출력 버퍼 ( 28 ) 의 상세 는 도 9 에 도시 한다 .