도 3 에서 , 전압 신호 V 2 내지 V 4 는 시간 t 2 에서 종료 되 는 현재 MClk 사이클 의 나머지 를 위해 시간 t 1 에서 반전 된다 . 시간 t 2 에서 , 신호 채널 V 2 내지 V 4 를 위한 카운터 가 중지 되 며 , 신호 램프 는 영 의 기울기 로 유지 된다 ( 즉 , 지연 된다 ) . 시간 t 3 에서 , 신호 V 1 는 비교기 ( A 1 ) 의 역치 ( + Vth ) 에 도달 하 며 , V 1 는 음 의 기울기 로 반전 된다 . 시간 t 3 까지 , 모든 전압 신호 는 역치 에 도달 한다 . 따라서 , 도 3 에 도시 된 실시 예 에서 , 전압 신호 V 1 내지 V 4 는 MClk 의 다음 상승 에지 인 시간 t 4 에서 시작 하 여 동시 에 하강 램 핑 된다 . 시간 t 3 에서 반전 을 시작 한 전압 신호 V 1 의 하강 램프 는 중단 될 필요 가 없 다 . 전압 역치 에 도달 할 때 의 램프 반전 이 도 3 ( 도 4 내지 6 에서 도 마찬가지 ) 에 예시 되 어 있 으나 , 본 발명 은 그러 한 램프 반전 을 구현 하 는 회로 또는 방법 에 제한 되 지 않 는다는 것 에 주의 해야 한다 .