그러나 클록 이 고속 화 되 는 경우 종래 의 리드 명령 을 수행 하 는 DRAM 의 블록 구성 은 카스 레이턴 시 ( CL ) 가 DRAM 내부 의 로직 구성 에 의해 생기 는 지연 시간 에 비해 충분 하 지 못한 경우 비 정상 적 인 데이터 를 출력 할 수 있 는 문제점 이 있 다 . 이하 도 2 를 참조 하 여 종래 의 문제점 을 좀 더 자세 하 게 설명 한다 .