그 후 , 제 1 금속 층 ( 230 a ) 및 제 2 금속 층 ( 230 b ) 의 일부 를 에칭 하 여 소정 의 패턴 을 형성 함 으로써 회로 패턴 층 ( 230 ) 을 형성 하 고 , 이러 한 회로 패턴 층 ( 230 ) 에 의해 절연 층 ( 220 ) 의 일부 를 노출 시킨다 ( S 5 ) . 그리고 칩 ( 160 ) 과 솔 더 링 되 지 않 는 부분 의 보호 와 외부 로부터 의 회로 보호 를 위해 솔 더 레지스 트 층 ( 240 ) 을 형성 한다 ( S 6 ) . 이 와 같이 제조 된 회로 기판 에 전술 한 방식 과 같이 칩 ( 미 도시 ) 을 실장 할 수 있 다 . 예 를 들 어 , 노출 된 절연 층 ( 220 ) 상 에 칩 을 실장 하 고 , 회로 패턴 층 ( 230 ) 과 와이어 본딩 을 할 수 있 다 . 또는 회로 패턴 층 ( 230 ) 상 에 범프 를 형성 하 고 범프 상 에 칩 을 실장 할 수 도 있 다 . 그 결과 , 금속 기판 ( 210 ) 의 일면 에 실장 된 칩 은 비 아홀 ( 10 ) 내면 에 형성 된 제 1 , 제 2 금속 층 ( 230 a 및 230 b ) 에 의해 금속 기판 ( 210 ) 의 타면 의 회로 패턴 층 ( 230 ) 과 전기 적 으로 연결 될 수 있 다 .