이해 를 용이 하 게 하 기 위해 , 도 1 은 본 발명 의 실시 형태 에서 사용 되 는 프로세스 의 고 레벨 플로우 차트 이 다 . 실리콘 기판 위 에 배치 된 적어도 하나 의 유전체 층 및 적어도 하나 의 도전 층 위 에 배치 된 패 터닝 된 피 쳐 들 을 갖 는 웨이퍼 가 프로세싱 챔버 로 로딩 된다 ( 단계 100 ) . 그 후 , 다음 프로세싱 단계 를 위해 표면 을 준비 하 도록 선택 적 인 에칭 - 전 처리 프로세스 ( 단계 110 ) 가 수행 될 수 도 있 다 . 그 후 , 도전 층 및 유전체 층 이 에칭 될 수 도 있 다 ( 각각 , 단계 120 및 단계 130 ) . 웨이퍼 상 에 다수 의 도전 및 / 또는 유전체 층 들 이 있 는 경우 에 , 모든 층 들 을 제거 하 고 실리콘 기판 을 노출 시키 기 위해 필요 한 횟수 만큼 단계 들 120 및 130 이 반복 될 수 도 있 다 . 그 후 , 피쳐 들 은 노출 된 실리콘 기판 에 에칭 될 수 도 있 고 ( 단계 140 ) , 프로세싱 챔버 로부터 웨이퍼 가 언 로딩 ( 단계 160 ) 되 기 이전 에 선택 적 인 에칭 - 후 처리 프로세스 ( 단계 150 ) 가 수행 될 수 도 있 다 . 이 실시 형태 에서 , 모든 프로세싱 단계 들 ( 즉 , 단계 100 내지 단계 160 ) 은 단일 프로세싱 챔버 에서 수행 된다 .