실리콘 산화 막 ( 111 ) , 전하 축적 막 ( 110 ) , 실리콘 산화 막 ( 107 ) 을 반도체 기판 ( 101 ) 표면 이 노출 될 때 까지 에치 백 하 여 , 도 3 ( c ) 에 나타내 는 바 와 같이 , 실리콘 산화 막 ( 109 ) , 전하 축적 막 ( 110 ) 및 막 두께 50 ㎚ 의 실리콘 산화 막 ( 111 ) 으로 이루어지 는 사이드 월 ( 131 ) 을 형성 한다 . 이 때 , 반도체 기판 ( 101 ) 의 노출 부분 은 도 1 의 게이트 패턴 ( 130 ) 의 개구부 보다 한 단계 작 은 형상 이 다 . 즉 , 게이트 패턴 ( 130 ) 의 개구부 의 내측 가장자리 부 를 따라 사이드 월 ( 130 ) 이 형성 되 기 때문 에 , 반도체 기판 ( 101 ) 의 노출 부분 은 그 만큼 작아진다 . 실리콘 산화 막 ( 109 ) , 전하 축적 막 ( 110 ) 및 실리콘 산화 막 ( 111 ) 은 예 를 들 어 , 드라이 에칭 으로 에치 백 할 수 있 다 . 이 드라이 에칭 은 예 를 들 어 , CHF 3 / CO = 30 / 170 sccm , 압력 40 mTorr ( 5 . 33 Pa ) , RF 파워 800 W 의 조건 으로 실시 할 수 있 다 .