다른 실시 예 에 따른 반도체 소자 는 제 1 영역 , 제 2 영역 및 제 3 영역 을 포함 하 는 기판 ; 상기 제 1 , 제 2 및 제 3 영역 들 내 에 형성 되 고 , 상기 제 1 및 제 2 영역 들 내 에 제 1 활 성부 및 제 2 활 성부 를 각각 정의 하 는 소자 분리 패턴 ; 상기 제 1 활 성부 상 에 차례 로 적층 된 제 1 게이트 유전 패턴 및 제 1 게이트 전극 ; 상기 제 2 활 성부 상 에 차례 로 적층 된 제 2 게이트 유전 패턴 및 제 2 게이트 전극 ; 및 상기 제 3 영역 내 소자 분리 패턴 내 에 형성 된 리세 스 영역 의 바닥 면 상 에 배치 되 고 , 반도체 물질 을 포함 하 는 수동 소자 패턴 을 포함 할 수 있 다 . 상기 리세 스 영역 의 바닥 면은 상기 제 1 및 제 2 활 성부 들 의 상부 면 들 보다 낮 다 .