한편 , 도 7 에 도시 되 지 는 않 았 지만 , 상기 기입 프리 앰 블 시간 ( tWPRE ) 이 짝수 ( tWPRE = 2 ) 이 므로 , 상기 데이터 입력 회로 ( 100 ) 의 데이터 입력 동작 시 , 상기 프리 앰 블 제어 신호 ( EVPM ) 가 인 에 이 블 된다 . 그 결과 , 상기 데이터 선택 부 ( 160 ) 가 상기 프리 앰 블 제어 신호 ( EVPM ) 에 응답 하 여 , 상기 제 2 입력 래치 데이터 ( SDLAT ) 를 선택 하 여 상기 정렬 데이터 ( ALDAT ) 로서 출력 한다 . 따라서 , 상기 데이터 정렬 부 ( 150 ) 의 동작 설명 은 상기 데이터 정렬 부 ( 150 ) 가 상기 제 2 입력 래치 데이터 ( SDLAT ) 의 래치 비트 들 ( PMDIEV 0 , PMDIOD 0 , PMDIEV 1 , PMDIOD 1 ) 을 출력 하 는 동작 을 중심 으로 설명 하 기 로 한다 . 먼저 , 상기 데이터 래치 ( LA 12 ) 가 상기 스트로브 신호 ( DQSRP 2 ) 의 라이징 에지 ( 즉 , 시점 ' S 1 ') 에 , 상기 지연 입력 데이터 ( DIN ) 의 비트 ( D 0 ) 를 래치 하 고 , 래치 신호 ( L 6 ) 를 출력 한다 . 이 후 , 상기 스트로브 신호 ( DQSFP 2 ) 의 라이징 에지 ( 즉 , 시점 ' S 2 ') 에 , 상기 데이터 래치 ( LA 14 ) 가 상기 지연 입력 데이터 ( DIN ) 의 비트 ( D 1 ) 를 래치 하 고 , 상기 비트 ( D 1 ) 를 상기 래치 비트 ( DIODD 1 ) 로서 출력 한다 . 또 , 상기 시점 ( S 2 ) 에 , 상기 데이터 래치 ( LA 13 ) 가 상기 래치 신호 ( L 6 ) 를 래치 하 고 , 상기 래치 비트 ( DIEVN 1 ) 를 출력 한다 .