일반 적 으로 , SDR 에 스 디 렘 및 DDR 에 스 디 렘 은 읽 기 동작 시 , 읽 기 명령 을 입력 받 은 후 소정 의 출력 딜레이 후 에 데이터 를 출력 한다 . 이때 , 출력 딜레이 는 유효 출력 딜레이 ( tSAC : CLK to valid output delay ) 를 포함 한다 . 유효 출력 딜레이 ( tSAC ) 는 PVT ( pressure , volume , temperature ) 및 주파수 와 같 은 요인 에 의해 생성 되 며 , CPU 에서 제공 되 는 클록 신호 의 1 클록 주기 보다 짧 거나 길 수 있 다 .