좀 더 상세히 설명 하 면 상기 결정립계 ( 20 b ) 의 힐 락 영역 ( Ⅰ ) 은 전자 의 흐름 을 방해 하 는 트랩 준위 ( trap level ) 가 되 어 반도체 층 에서 전류 의 손실 이 발생 하 게 되 고 , 또한 이러 한 반도체 층 상 에 절 연막 을 형성 하 게 되 는 경우 폴리 실리콘 층 ( 20 ) 위 에 형성 된 절 연막 의 두께 는 일정 하 지 않 게 형성 된다 .