이 점 은 도 6 에 도시 되 어 있 는데 , 도 6 에서 두 개 의 핑거 들 , 즉 핑거 A 및 핑거 B 에 대해 기판 전위 대 드레 인 전압 의 곡선 이 플롯 되 어 있 으며 , 이 들 핑거 들 은 바디 와 기판 링 컨 택 사이 에 동일 하 지 않 은 기생 저항 값 을 갖 는다 . 그 두 개 의 핑거 들 은 , " 도 3 에서 보여진 것 과 유사 한 ESD 보호 회로 에서 가상 의 멀티 핑거 NMOSFET 에 속한다 . 도 3 에서 의 기생 바이 폴라 트랜지스터 들 은 "" 턴 온 기판 전위 "" 에서 턴 온 하 고 ", 이 턴 온 기판 전위 는 실리콘 기반 의 바이 폴라 트랜지스터 에서 는 약 0 . 70 V 이 므로 , 기판 전위 가 그 턴 온 전위 로 되 는 경우 의 드레 인 전압 은 각 핑거 에서 의 트리거 전압 이 다 . 핑거 A 트리거 포인트 및 핑거 B 트리거 포인트 는 도 6 에 보여진다 . 일반 적 으로 는 도 3 에 보여 지 는 것 과 같 은 멀티 핑거 디바이스 의 각 핑거 는 , 핑거 들 의 상이 한 기생 저항 값 들 이 보상 되 지 않 으므로 , 상이 한 기판 전위 를 만들 어 낸다 . 종래 기술 과 는 대조 적 으로 , 기생 저항 값 들 에서 의 차이 들 은 도 4 에서 보 여 지 는 것 과 같이 , 본 발명 에 따른 그러 한 외부 전류 주입 소스 들 ( 45 A , 45 B , 45 D , 및 45 E ) 에 의해 보상 되 며 , 이 는 다른 멀티 핑거 NMOSFET 들 에 대해 , 멀티 핑거 PMOSFET 들 에 대해 , 및 멀티 핑거 싸이 리스터 들 에 대해 일반 화 될 수 있 다 .