일부 실시 예 에서 , 도 1 에 도시 된 입력 버퍼 회로 ( 100 a ) 는 캐스케이드 접속 된 ( cascade - connected ) PMOS 및 NMOS 트랜지스터 를 포함 하 고 , PMOS 및 NMOS 트랜지스터 각각 은 적절 한 전압 도메인 에서 게이트 신호 에 의해 바이어스 되 어 , PMOS 및 NMOS 트랜지스터 가 더 작 은 대기 누설 전력 을 가지 며 작 은 크기 로 형성 될 수 있 다 . 또한 , 입력 버퍼 회로 ( 100 a ) 의 제 1 인버터 ( 110 ) 는 PMOS 트랜지스터 와 NMOS 트랜지스터 사이 의 적당 한 크기 비율 을 가질 수 있 다 . 도 2 에 도시 된 바 와 같이 , 입력 신호 ( SIN ) 에 응답 하 여 입력 버퍼 회로 ( 100 a ) 에 의해 생성 된 출력 신호 ( SOUT ) 의 듀티 사이클 ( duty cycle ) 은 약 50 % 이 다 . 제 1 인버터 ( 1 ) 는 입력 신호 ( SIN ) 의 전체 전압 범위 를 검출 할 수 있 기 때문 에 , 입력 버퍼 회로 ( 100 a ) 에 의해 생성 된 출력 신호 ( SOUT ) 의 듀티 사이클 은 입력 신호 ( SIN ) 의 부분 전압 범위 로 제 1 인버터 를 바이어스 하 는 것 과 비교 하 여 , 상이 한 공정 / 전압 / 온도 ( process / voltage / temperature ; PVT ) 조건 하 에서 약 50 %( 예컨대 , 약 40 % 내지 약 60 %) 에 더 가까울 수 있 다 . 전술 한 실시 예 들 에서 , 입력 버퍼 회로 ( 100 a ) 는 문턱 전압 에 대한 입력 신호 ( SIN ) 에 응답 하 여 출력 신호 ( SOUT ) 의 레벨 을 변경 한다 .