도 12 , 도 13 , 및 도 14 는 일부 예시 적 레이아웃 을 도시 한다 . SRAM 셀 ( 25 ) , 필러 셀 ( set 0 , set 3 , 및 set 6 ) , 및 표준 셀 ( 23 ) 에서 의 상대 적 핀 위치 및 핀 피치 는 일부 실시 형태 에 따른 이 도면 들 에서 발견 될 수 있 다 . 도 12 , 도 13 , 및 도 14 각각 에서 , 셀 의 하나 의 행이 도시 되 어 있 고 , 회로 는 셀 의 복수 의 행 을 포함 한다 . 또한 , 동일 열 내 의 복수 의 필러 셀 은 서로 동일 할 수 있 다 . 또한 , 필러 셀 이 도 3 에서 의 SRAM 셀 ( 25 ) 의 길이 ( L 2 ) 와 동일 한 길이 ( 예 를 들 어 , 도 4 내지 도 7 에서 의 길이 ( L 2 ’ 및 L 3 내지 L 7 ) 를 가질 때 , 필러 셀 의 좌측 및 우측 경계 는 SRAM 셀 의 대응 하 는 좌측 및 우측 경계 와 동일 높이 가 될 수 있 다 . 동일 열 내 의 필러 셀 의 전체 수 는 동일 열 내의 SRAM 셀 의 전체 수 와 동일 하 게 될 수 도 있 고 필러 셀 및 SRAM 셀 의 전체 수 는 전체 행 수 와 동일 하 게 될 수 있 다 . 동일 행의 필러 셀 이 배치 될 때 , 이 들 은 동일 한 배향 으로 레이아웃 될 수 있 거나 , 상이 한 열 내 의 이웃 하 는 필러 셀 이 서로 에 대해 플 립 될 ( flipped ) 수 있 다 . 본 개시 의 일부 실시 형태 에 따르 면 , SRAM 어레이 ( 24 ) 의 열 과 동일 길이 를 갖 는 연속 핀 을 형성 하 기 위해 ( 도 1 ) , 필러 영역 의 동일 열 내 의 필러 셀 내 의 반도체 핀 ( 40 ) 이 접속 된다 .