상기 출력 래치 부 ( 170 ) 는 상기 출력 래치 제어 신호 ( LCTL ) 에 응답 하 여 , 상기 정렬 데이터 ( ALDAT ) 를 래치 하 고 , 그 래치 된 데이터 를 상기 기입 데이터 ( WDAT ) 로서 글로벌 입출력 라인 ( GIO ) 에 출력 한다 . 그 후 , 상기 데이터 정렬 부 ( 150 ) 는 상술 한 것 과 유사 한 동작 을 반복 적 으로 실행 하 여 , 시점 들 ( S 5 , S 6 , S 7 , S 8 ) 에 , 상기 지연 입력 데이터 ( DIN ) 의 비트 들 ( D 4 , D 5 , D 6 , D 7 ) 을 각각 래치 하 고 , 상기 시점 ( S 8 ) 에 , 상기 비트 들 ( D 4 , D 5 , D 6 , D 7 ) 을 각각 상기 래치 비트 들 ( PMDIEV 0 , PMDIOD 0 , PMDIEV 1 , PMDIOD 1 ) 로서 출력 한다 . 상기 데이터 정렬 부 ( 150 ) 가 상기 비트 들 ( D 4 , D 5 , D 6 , D 7 ) 을 각각 래치 하 여 정렬 하 고 , 2 tCK 의 데이터 유효 구간 을 가지 는 상기 래치 비트 들 ( PMDIEV 0 , PMDIOD 0 , PMDIEV 1 , PMDIOD 1 ) 로서 각각 출력 할 때 까지 걸리 는 시간 은 상기 내부 클록 신호 의 1 . 5 주기 에 해당 한다 . 따라서 , 상기 데이터 정렬 부 ( 150 ) 는 상기 내부 클록 신호 의 3 . 5 주기 동안 , 상기 지연 입력 데이터 ( DIN ) 의 상기 비트 들 ( D 0 ∼ D 7 ) 의 래치 및 정렬 동작 을 실행 하 게 되 므로 , 데이터 입력 도메인 크로싱 마진 ( 즉 , 상기 정렬 데이터 ( ALDAT ) 와 상기 출력 래치 제어 신호 ( LCTL ) 간 의 셋 업 홀드 마진 ) ) 이 안정 적 으로 보장 될 수 있 다 .