다음 으로 , 상기 제 1 , 2 및 3 반도체 층 ( 310 , 315 , 316 ) 상 의 기판 ( 300 ) 전면 에 는 실리콘 산화 막 ( SiO 2 ) , 실리콘 질화 막 ( SiNx ) 또는 이 들 의 이중 층 으로 이루어진 게이트 절 연막 ( 320 ) 이 형성 되 고 , 상기 게이트 절 연막 ( 320 ) 상 에 는 상기 채널 영역 ( 310 b ) 에 대응 되 는 제 1 , 2 게이트 전극 ( 310 a , 310 b ) 으로 이루어진 듀얼 게이트 전극 ( 330 ) 이 형성 되 고 , 상기 제 2 스토리지 영역 의 제 3 반도체 층 ( 316 ) 상 에 상기 제 3 반도체 층 ( 316 ) 과 비대칭 으로 소정 영역 중첩 되 는 게이트 전극 층 ( 336 ) 이 형성 된다 .