도 1 은 일부 실시 형태 에 따른 메모리 디바이스 ( 100 ) 의 개략 도 이 다 . 메모리 디바이스 ( 100 ) 는 메모리 어레이 ( 110 ) 와 , 메모리 어레이 ( 110 ) 에 결합 되 는 센스 증폭기 ( 120 ) 를 포함 할 수 있 다 . 메모리 어레이 ( 110 ) 는 복수 의 메모리 셀 을 포함 할 수 있 으며 , 여기 서 메모리 셀 각각 은 복수 의 비트 라인 ( BL ( j - 2 ) 내지 Bl ( j ) ) 중 의 한 비트 라인 과 복수 의 워드 라인 ( WL ( i - 1 ) 내지 Wl ( i + 1 ) ) 중 의 한 워드 라인 에 결합 되 어 있 다 . 예 를 들 어 , 메모리 셀 ( 112 ) 은 비트 라인 ( BL ( j ) ) 및 워드 라인 ( WL ( i ) ) 에 결합 되 며 , 여기 서 i 와 j 는 양 의 정수 이 다 . 도 1 은 3 개 의 비트 라인 ( BL ( j - 2 ) 내지 BL ( j ) ) 과 3 개 의 워드 라인 ( WL ( i - 1 ) 내지 WL ( i + 1 ) ) 의 어레이 를 도시 하고 있 지만 , 메모리 어레이 ( 110 ) 내 의 워드 라인 과 비트 라인 의 수 는 이것 에 한정 되 지 않 으며 , 설계 요구 에 따라 결정 된다 .