AND 회로 ( 127 ) 에 는 , 신호 ( change _ mode ) 와 , 클록 신호 ( CLK ) 가 입력 되 고 있 다 . 그리고 , AND 회로 ( 127 ) 의 출력 이 , 레지스터 ( 130 ~ 133 ) 의 클록 입력 에 입력 되 고 있 다 . 따라서 , 예 를 들 면 , 신호 ( change _ mode ) 가 L 레벨 로부터 H 레벨 로 변화 되 는 타이밍 에서 , OR 회로 ( 128 ) 로부터 출력 되 는 신호 가 레지스터 ( 130 ) 에 받아들여 지 고 , OR 회로 ( 129 ) 로부터 출력 되 는 신호 가 레지스터 ( 131 ) 에 받아들여 지 고 , AND 회로 ( 125 ) 로부터 출력 되 는 신호 가 레지스터 ( 132 ) 에 받아들여 지 고 , AND 회로 ( 126 ) 로부터 출력 되 는 신호 가 레지스터 ( 133 ) 에 받아들여진다 . 또한 , 레지스터 ( 130 ~ 133 ) 는 , 게이 티 드 클록 에 의해 구성 되 어 있 고 , 클록 신호 ( CLK ) 가 다음 에 L 레벨 로부터 H 레벨 로 변화 되 는 타이밍 에서 , 레지스터 ( 130 ~ 133 ) 로부터 출력 되 는 신호 ( FSEL , RSEL , FPD , RPD ) 가 변화 된다 .