상기 반도체 연결 층 ( 191 ) 상 에 제 1 게이트 절 연막 ( 192 ) 을 형성 할 수 있 다 . 상기 제 1 게이트 절 연막 ( 192 ) 은 상기 반도체 연결 층 ( 191 ) 상 에 열 산화 공정 을 진행 하 여 형성 된 열 산화 막 일 수 있 다 . 이 와 는 달리 상기 제 1 게이트 절 연막 ( 192 ) 은 ALD 또는 CVD 공정 에 의하 여 형성 된 절 연막 일 수 있 다 . 이 경우 , 도 37 에 도시 된 바 와 는 달리 상기 제 1 게이트 절 연막 ( 192 ) 은 상기 제 1 및 제 3 리세 스 영역 들 ( 205 , 206 ) 에 의하 여 노출 된 상기 절 연막 ( 120 ) 의 아래 에 도 형성 될 수 있 다 . 상기 제 1 게이트 절 연막 ( 192 ) 은 상기 수직 패턴 ( 155 ) 과 다른 물질 을 포함 할 수 있 고 , 상기 수직 패턴 ( 155 ) 과 다른 두께 를 가질 수 있 다 . 상기 제 1 게이트 절 연막 ( 192 ) 형성 시 , 상기 제 2 반도체 막 ( 193 ) 상 에 제 2 게이트 절 연막 ( 194 ) 이 함께 형성 될 수 있 다 .