각각 의 메모리 어레이 내 에 분산 된 최종 증폭기 단계 는 단일 메모리 어레이 를 위해 구현 된 유사 한 회로 와 동일 할 수 있 음 을 알 것 이 다 . 이것 은 실제 메모리 코어 ( 즉 , " 어레이 ) 및 이 내 에 분산 된 증폭기 단계 들 에 최소 의 변경 또는 추가 의 복잡 성 을 갖 고 구현 될 수 있 는 "" 이중 코어 "" 아키텍처 를 제공 한다 . 또한 ", 한 어레이 내 VOUT 전압 은 단일 어레이 경우 에서 와 동일 하 다 . 이것 은 판독 및 기록 전압 들 이 두 코어 들 에 동시 에 분배 되 는 것 들 과 같 은 , 그 외 의 이중 코어 파워 수법 들 에 대한 개선 이 다 . 또한 , 이 실시 예 는 단지 단일 의 판독 증폭기 { 예 를 들 어 , 비교기 ( 240 ) } 및 단일 의 기록 증폭기 { 예 를 들 어 , 비교기 ( 230 ) } 만 을 사용 하 여 , 또 다른 메모리 코어 를 기록 하 는 중 에 한 메모리 코어 를 판독 하 는 것 을 제공 한다 . 이 역시 , 각각 의 코 에 2 개 의 증폭기 들 ( 판독 + 기록 ) 이 있 어 총 4 개 의 증폭기 들 있 는 그 외 가능 한 이중 코어 파워 수법 들 에 대한 개선 이 다 .