메모리 셀 ( 100 M ) 은 주변 회로 부 ( PRP ) 보다 위 에 형성 될 수 있 다 . 메모리 셀 ( 100 M ) 은 하위 레벨 도전 라인 ( 111 ) 과 상위 레벨 도전 라인 ( 112 ) 사이 에 형성 된 수직 형 사이리스터 ( 100 V ) 를 포함 할 수 있 다 . 수직 형 사이리스터 ( 100 V ) 는 소스 라인 ( 113 ) 및 복수 의 반도체 필라 ( P 1 , P 2 , P 3 ) 를 포함 할 수 있 다 . 하위 레벨 도전 라인 ( 111 ) 과 상위 레벨 도전 라인 ( 112 ) 사이 에서 소스 라인 ( 113 ) 및 반도체 필라 들 ( P 1 , P 2 , P 3 ) 이 수직 하 게 배열 될 수 있 다 . 수직 형 사이리스터 ( 100 V ) 의 최하 단부 는 소스 라인 ( 113 ) 일 수 있 고 , 소스 라인 ( 113 ) 상 에서 반도체 필라 들 ( P 1 , P 2 , P 3 ) 이 수직 하 게 배열 될 수 있 다 . 반도체 필라 들 ( P 1 , P 2 , P 3 ) 는 제 1 반도체 필라 ( P 1 ) , 제 2 반도체 필라 ( P 2 ) 및 제 3 반도체 필라 ( P 3 ) 를 포함 할 수 있 다 . 소스 라인 ( 113 ) 상 에 제 1 반도체 필라 ( P 1 ) 가 형성 될 수 있 고 , 제 1 반도체 필라 ( P 1 ) 상 에 제 2 반도체 필라 ( P 2 ) 가 형성 될 수 있 으며 , 제 2 반도체 필라 ( P 2 ) 상 에 제 3 반도체 필라 ( P 3 ) 가 형성 될 수 있 다 . 제 3 반도체 필라 ( P 3 ) 는 상위 레벨 도전 라인 ( 112 ) 에 접촉 할 수 있 다 .