도 6 a - 6 d 를 참조 하 면 , 다른 양태 가 기재 된다 . 여기 서 , 다시 도 6 a 에서 , " 구 조체 ( 10 "") 는 기판 ( 32 ) ", 여기 서 는 예 를 들 어 Si 또는 SiC 를 갖 는 것 으로 도시 되 고 ; 기판 ( 32 ) , 여기 서 는 III 족 - N 층 ( 32 ) 의 상부 상 에 메사 형 ( 상기 기재 된 바 와 같이 에칭 또는 주입 절연 에 의해 정의 되 는 ) , III 족 - N 반도체 층 ( 34 ) 은 , 예 를 들 어 도시 되 는 바 와 같이 기판 ( 32 ) 의 상부 면 상 에 약 1 - 5 미크론 의 두께 를 갖 는 갈륨 질화물 ( GaN ) 의 층 , 및 예 를 들 어 III 족 - N 층 ( 34 ) 의 상부 면 상 에 약 5 - 30 nm 의 두께 를 갖 는 III 족 - N 반도체 층 ( 36 ) , 여기 서 는 AlxGa 1 - xN 이 다 . 하 기 에 기재 되 는 바 와 같이 , " 구 조체 ( 10 "") 는 복수 의 게이트 HEMT 를 형성 하 기 위해 가공 될 것 이 다 . 여기 서 ", 그러나 , 구멍 ( 80 ) 은 도 6 b 및 6 c 와 관련 하 여 기재 되 는 전기 전도성 비아 ( 90 ) 가 소스 전극 구 조체 ( 221 - 223 ) ( 도 1 b ) 와 전기 적 으로 상호 접속 하 도록 형성 되 는 III 족 - N 층 ( 34 및 36 ) 의 일부 에서 종래 의 실리콘 주조 호환 감산 적 패 터닝 ( 리소그래피 및 에칭 ) 기술 , 여기 서 는 예 를 들 어 삼 염화 붕소 ( BCl 3 ) 및 염소 ( Cl 2 ) 건식 에칭 의 조합 을 이용 하 여 에칭 된다 .