도 5 는 , 기판 처리 장치 ( 1 ) 에 의해 처리 되 는 기판 ( W ) 의 표면 ( Wa ) 을 확대 하 여 나타내 는 단면도 이 다 . 처리 대상 의 기판 ( W ) 은 예 를 들 어 , 실리콘 웨이퍼 이 며 , 기판 ( W ) 의 표면 ( Wa ) 은 트랜지스터 나 커패시터 등 의 디바이스 가 형성 되 는 디바이스 형성 면 에 상당 한다 . 패턴 형성 면 인 기판 ( W ) 의 표면 ( Wa ) 에 패턴 ( P 1 ) 이 형성 된다 . 패턴 ( P 1 ) 은 예 를 들 면 , 미세 패턴 이 다 . 패턴 ( P 1 ) 은 도 5 에 나타내 는 바 와 같이 볼록 형상 을 가지 는 구조 체 ( S ) 가 행렬 형상 으로 배치 된 것 이 라도 좋 다 . 이 경우 , 구 조체 ( S ) 의 선폭 ( W 1 ) 은 예 를 들 면 , 1 nm ~ 45 nm 정도 로 , 패턴 ( P 1 ) 의 간극 ( W 2 ) 은 예 를 들 어 , 1 nm ~ 수 μ m 정도 로 각각 설치 된다 . 패턴 ( P 1 ) 의 높이 ( 막 두께 ) 는 예 를 들 어 , 10 nm ~ 1 μ m 정도 이 다 . 또한 , 패턴 ( P 1 ) 은 어 스펙 트 비 ( 선폭 ( W 1 ) 에 대한 높이 ( T ) 의 비 ) 가 예 를 들 어 , 5 ~ 100 정도 라도 좋 다 ( 전형 적 으로 는 , 5 ~ 30 정도 이 다 ) . 또한 , 패턴 ( P 1 ) 은 미세 한 트렌치 에 의해 형성 된 라인 형상 의 패턴 이 반복 적 으로 늘어선 것 이 라도 좋 다 . 또한 , 패턴 ( P 1 ) 은 박막 에 복수 의 미세 구멍 ( 보이드 ( void ) 또는 포어 ( pore ) ) 를 설치 함 으로써 형성 되 어도 좋 다 .