각기 다른 DRAM 장치 로부터 판독 데이터 가 연속 적 으로 증가 하 는 지연 으로 메모리 제어기 에 도달 한 뒤 에 , 상기 판독 데이터 가 내부 적 으로 제어기 클록 에 정렬 되 고 더욱 처리 되 기 전 에 , " 상기 판독 데이터 를 일시 적 으로 저장 하 는 제어기 에서 회로 에 의해 수신 된다 . "" 판독 - 정렬 ( Read - alignment ) ""("" 판독 - 데이터 - 정렬 "" 로 알려 지 기 도 한다 ) 은 상기 판독 데이터 가 가령 상기 메모리 제어기 에서 선입 선출 ( "" FIFO "") 로 들어와서 상기 메모리 제어기 의 코어 에 제공 되 기 때문 에 ", 동일 한 클록 신호 로 상기 판독 데이터 를 동기 화 함 을 포함 한다 . 이 같 은 클록 신호 는 데이터 각 슬라이스 마다 상이 하 고 상기 판독 데이터 스트로브 가능 신호 와 같 지 않 으며 , 데이터 가 상기 FIFO 내 로 기록 될 수 있 도록 한다 . 버퍼 회로 및 / 또는 플립 - 플 롭 회로 요소 는 상기 FIFO 와 협력 하 여 또는 그 대신 사용 될 수 있 다 .