기본 소자 ( 110 ) 가 금속 산화 막 반도체 전계 효과 트랜지스터 인 실시 예의 경우 , 기본 소자 ( 110 ) 는 기판 ( 111 ) , 기판 ( 111 ) 의 적어도 하나 의 일 면 에 형성 된 소스 ( 112 , 소스 전극 으로 표기 가능 함 ) , 기판 ( 111 ) 에 소스 ( 112 ) 와 이격 되 어 형성 되 는 드레 인 ( 113 , 드레 인 전극 으로 표기 가능 함 ) , 및 소스 ( 112 ) 와 드레 인 ( 113 ) 사이 에 형성 되 고 전압 의 인가 에 따라 소스 ( 112 ) 와 드레 인 ( 113 ) 사이 의 전류 의 흐름 을 제어 하 는 게이트 ( 118 , 게이트 전극 으로 표기 가능 함 ) 를 포함 할 수 있 다 . 소스 ( 112 ) 및 드레 인 ( 113 ) 은 p 형 반도체 또는 n 형 반도체 를 이용 하 여 구현 될 수 있 다 . 이 경우 , 기판 ( 111 ) 은 소스 ( 112 ) 및 드레 인 ( 113 ) 의 종류 에 대응 하 여 소스 ( 112 ) 및 드레 인 ( 113 ) 과 상이 한 반도체 ( 즉 , n 형 반도체 또는 p 형 반도체 ) 를 이용 하 여 구현 될 수 있 다 . 게이트 ( 118 ) 는 기판 ( 111 ) 의 일 면 에 직접 접하 여 설치 될 수 도 있 다 . 실시 예 에 따라 , 기본 소자 ( 110 ) 는 게이트 ( 118 ) 와 기판 ( 111 ) 사이 에 설치 되 는 게이트 유전체 ( 119 ) 를 더 포함 할 수 도 있 다 . 유전체 ( 119 ) 는 게이트 ( 118 ) 로부터 기판 ( 111 ) 으로 전류 가 흐르 는 것 을 방지 한다 . 이 경우 , 게이트 ( 118 ) 는 게이트 유전체 ( 119 ) 에 설치 되 어 기판 ( 111 ) 과 직접 접하 지 않 게 된다 . 게이트 유전체 ( 119 ) 는 이산화규소 등 을 이용 할 수 있 으나 , 이 에 한정 되 는 것 은 아니 다 . 소스 ( 112 ) 와 드레 인 ( 113 ) 사이 에 위치 한 기판 ( 111 ) 의 일 부분 에 는 , 소스 ( 112 ) 및 드레 인 ( 113 ) 사이 를 흐르 는 전류 의 통로 역할 을 제공 하 는 채널 이 형성 될 수 있 다 . 채널 은 게이트 ( 118 ) 에 전압 의 인가 여부 에 따라서 형성 될 수 도 있 다 . 예 를 들 어 , 채널 은 게이트 ( 118 ) 에 전압 이 인가 된 경우 에 형성 될 수 도 있 고 또는 반대 로 게이트 ( 118 ) 에 대한 전압 의 인가 가 차단 된 경우 에 형성 될 수 도 있 다 . 도 1 에 는 소스 ( 112 ) 및 드레 인 ( 113 ) 이 기판 ( 111 ) 의 동일 한 면 에 설치 되 되 , 소스 ( 112 ) 가 좌측 에 , 드레 인 ( 113 ) 이 우측 에 설치 된 것 으로 도시 되 어 있 으나 , 이 는 예시 적 인 것 으로 소스 ( 112 ) 및 드레 인 ( 113 ) 의 위치 는 이 에 한정 되 는 것 은 아니 다 .