일 실시 예 에 따르 면 , 상기 제 1 게이트 전극 ( 175 a ) 은 상기 제 1 금속 함유 패턴 ( 115 a ) 의 상부 면 으로부터 상기 제 1 금속 패턴 ( 170 a ) 의 상부 면 까지 제 1 높이 를 가질 수 있 으며 , 상기 제 2 게이트 전극 ( 175 b ) 은 상기 제 2 금속 함유 패턴 ( 115 b ) 의 상부 면 으로부터 상기 제 2 금속 패턴 ( 170 b ) 의 상부 면 까지 제 2 높이 를 가질 수 있 다 . 상기 수동 소자 패턴 ( 125 r ) 은 상기 수동 소자 패턴 ( 125 r ) 의 하 부면 으로부터 상부 면 까지 제 3 높이 를 가질 수 있 다 . 상기 제 1 게이트 전극 ( 175 a ) 의 제 1 높이 는 상기 제 1 더미 게이트 패턴 ( 130 a ) 의 높이 에 의존 될 수 있 으며 , 상기 제 2 게이트 전극 ( 175 b ) 의 제 2 높이 는 상기 제 2 더미 게이트 패턴 ( 130 b ) 의 높이 에 의존 될 수 있 다 . 이때 , 상술 된 바 와 같이 , 상기 제 1 더미 게이트 패턴 ( 130 a ) 은 이중 반도체 층 ( 117 a , 125 a ) 을 포함 할 수 있 으며 , 또한 , 상기 제 2 더미 게이트 패턴 ( 130 b ) 도 이중 반도체 층 ( 117 b , 125 b ) 을 포함 할 수 있 다 . 이 와 는 다르 게 , 상기 수동 소자 패턴 ( 125 r ) 은 단일 반도체 층 ( 즉 , 반도체 막 ( 125 ) 으로 형성 될 수 있 다 . 상기 게이트 전극 들 ( 175 a , 175 b ) 의 형성 을 위한 평탄 화 공정 시 에 , 상기 제 1 층간 유전 막 ( 157 a ) 의 윗부분 및 절연 스 페이서 ( 138 ) 이 함께 평탄 화 될 수 있 다 . 이 로 인하 여 , 상기 제 1 및 제 2 게이트 전극 들 ( 175 a , 175 b ) 의 제 1 및 제 2 높이 들 은 상기 제 1 및 제 2 더미 게이트 패턴 들 ( 130 a , 130 b ) 의 높이 들 에 비하 여 작아질 수 있 다 . 특히 , 상기 평탄 화 공정 에 의하 여 상기 제 1 게이트 전극 ( 175 a ) 의 제 1 높이 는 상기 제 1 보호 패턴 ( 117 a ) 및 제 1 더미 반도체 패턴 ( 125 a ) 의 두께 들 의 합 보다 작아질 수 있 다 . 다시 말 해서 , 상기 평탄 화 공정 에 의하 여 상기 제 1 층간 유전 막 ( 157 a ) 은 상기 제 1 더미 반도체 패턴 ( 125 a ) 의 상부 면 이 위치 했 던 레벨 보다 낮 아 질 수 있 다 . 이 와 마찬가지 로 , 상기 제 2 게이트 전극 ( 175 b ) 의 제 2 높이 는 상기 제 2 보호 패턴 ( 117 b ) 및 제 2 더미 반도체 패턴 ( 125 b ) 의 두께 들 의 합 보다 작아질 수 있 다 . 상기 수동 소자 패턴 ( 125 r ) 은 상기 평탄 화 공정 으로부터 보호 됨 으로써 , 상기 수동 소자 패턴 ( 125 r ) 의 상기 제 3 높이 는 상기 더미 층 ( 130 ) 내 반도체 막 ( 125 ) 의 두께 로 그대로 유지 될 수 있 다 . 결과 적 으로 , 상기 평탄 화 공정 에 의하 여 상기 제 1 층간 유전 막 ( 157 a ) 이 상기 제 1 및 제 2 더미 반도체 패턴 ( 125 a , 125 b ) 의 상부 면 들 이 위치 했 던 레벨 보다 낮 아 질지라도 , 반도체 물질 의 상기 보호막 ( 117 ) 의 두 게 를 조절 함 으로써 , 상기 수동 소자 패턴 ( 125 r ) 의 상기 제 3 높이 를 상기 제 1 및 제 2 게이트 전극 들 ( 175 a , 175 b ) 의 제 1 및 제 2 높이 들 과 실질 적 으로 동일 할 수 있 다 .