계속 해서 , 도 1 h 에 나타낸 바 와 같이 레지스 트 패턴 ( 91 ) 을 제거 한다 . 다음 , 전체 면 에 예 를 들 면 PVD 법 에 의해 두께 가 70 nm 정도 인 배리어 메탈 막 ( 미 도시 ) 을 형성 하 고 , 그 위 에 예 를 들 면 CVD 법 에 의해 두께 가 500 nm 정도 인 텅스텐 막 ( 미 도시 ) 을 형성 한다 . 배리 어 메탈 막 의 형성 에서 는 , 예 를 들 면 두께 가 20 nm 정도 인 티 탄막 을 형성 한 후 , 두께 가 50 nm 정도 인 티탄 질화 막 을 형성 한다 . 그리고 , 텅스텐 막 및 배리어 메탈 막 을 NSG 막 ( 23 ) 이 노출 될 때 까지 , 예 를 들 면 CMP 법 에 의해 연마 한다 . 그 결과 , 콘택트 홀 ( 13 s ) 내 에 콘택트 플러그 ( 14 s ) 가 형성 되 고 , 콘택트 홀 ( 13 d ) 내 에 콘택트 플러그 ( 14 d ) 가 형성 된다 . 다음 으로 , 질소 분위기 중 에서 플라 즈 마 어닐링 을 행함 으로써 , NSG 막 ( 23 ) 의 표면 을 질화 한다 . 이 플 라즈 마 어닐링 에서 는 , 예 를 들 면 CVD 장치 등 을 사용 하 여 반도체 기판 ( 1 ) 의 온도 를 350 ℃ 로 하 고 , 처리 시간 을 2 분 간 으로 해서 N 2 O 플 라즈 마 를 발생 시킨다 . 그 후 , 플라 즈 마 CVD 법 등 에 의해 두께 가 100 nm 정도 인 실리콘 산질 화 막 ( 15 ) 을 형성 한다 . 또한 , 실리콘 산질 화 막 ( 15 ) 의 두께 는 50 nm ～ 200 nm 정도 인 것 이 바람직 하 다 . 실리콘 산질 화 막 ( 15 ) 이 지나치 게 두터우 면 그 후 의 가공 이 곤란 해질 경우 가 있 고 , 지나치 게 엷 으면 수분 투과 를 방해 하 는 효과 가 부족 할 경우 가 있 다 . 실리콘 산질 화 막 ( 15 ) 대신 에 , 질소 를 함유 하 는 다른 막 을 형성 할 수 도 있 다 .