도 2 는 제 1 실시 형태 에 관한 불휘발성 반도체 기억 장치 ( 100 ) 의 메모리 트랜지스터 영역 ( 12 ) 의 일부 의 개략 사시도 이 다 . 제 1 실시 형태 에서 , 메모리 트랜지스터 영역 ( 12 ) 은 메모리 트랜지스터 ( MTr 1 mn 내지 MTr 8 mn ) , 소스 측 선택 게이트 트랜지스터 ( SSTrmn ) 및 드레 인 측 선택 게이트 트랜지스터 ( SDTrmn ) 로 각각 이루어지 는 메모리 스트링 ( MS ) 을 m×n 개 ( m , n 은 자연수 ) 구비 한다 . 도 2 는 m = 6 , n = 2 의 일례 를 나타낸다 . 도 3 은 도 2 의 일부 를 확대 한 단면도 이 다 .