상기 반도체 층 ( 53 ) 을 포함 하 는 상기 기판 ( 41 ) 상 에 상기 게이트 라인 ( 43 ) 과 교차 하 는 제 2 방향 을 따라 데이터 라인 ( 55 ) 이 배치 된다 . 상기 TFT 영역 ( 91 ) 에 는 상기 데이터 라인 ( 55 ) 으로부터 연장 형성 된 소오 스 전극 ( 57 a ) 이 배치 되 고 , 상기 소오 스 전극 ( 57 a ) 과 이격 되 어 드레 인 전극 ( 57 b ) 이 배치 된다 .