도 2 는 본 발명 의 연산 증폭기 의 구성 을 보인 블록 도 이 다 . 도 2 를 참조 하 면 , 본 발명 의 연산 증폭기 는 상기 출력 증폭기 ( 150 ) 의 입력 단자 와 출력 단자 의 사이 에 주파수 보상 용 커패시터 ( C 1 , C 2 ) 를 구비 하 지 않 고 , 상기 캐스 코드 증폭기 ( 120 ) 의 출력 단자 와 공통 모드 증폭기 ( 110 ) 의 입력단 자 의 사이 에 주파수 보상 용 커패시터 ( C 11 , C 12 ) 를 구비 한다 .