이상 에서 설명 한 바 와 같 은 본 발명 의 FPGA 를 이용 한 반도체 테스트 헤드 장치 에 따르 면 , FPGA 칩 에 형성 되 어 있 는 2 개 의 트랜 시버 를 전기 적 으로 병렬연결 하 고 이 들 을 DUT 에 접속 되 도록 하 며 이러 한 트랜 시버 에서 드라이버 와 컴 패 레이터 의 기능 이 상호 충돌 없이 선택 적 으로 수행 되 도록 하 는 구조 를 제공 함 으로써 , 1 개 의 FPGA 칩 으로 수십 개 의 채널 을 형성 할 수 가 있 다 . 이 에 따라 , 반도체 테스트 헤드 장치 의 크기 및 제조 비용 을 줄일 수 있 고 신호 왜곡 을 현격 하 게 줄일 수 있 는 효과 가 있 다 . 또한 , 수십 개 의 드라이버 및 컴 패 레이터 칩 을 단일 의 FPGA 칩 으로 대체 함 으로써 칩 의 개수 를 현격히 감소 하 기 때문 에 발열량 도 함께 감소 되 기 때문 에 냉각 방식 도 그 구조 가 간단 한 공랭식 을 채택 할 수 있 게 된다 .