더미 메모리 셀 에 배치 되 는 제 1 콘택트 의 수 는 , 리얼 메모리 셀 에 배치 되 는 제 1 콘택트 의 수 보다 적 게 설정 된다 . 반도체 메모리 에서 는 , 그 제조 중 에 , 메모리 셀 의 매트릭스 와 주변 회로 와 의 경계 에 있 어서 , 레이아웃 패턴 의 밀도 의 차이 에 의해 포토레지스트 의 형상 이 변화 되 어 , 웰 영역 이 정상 적 으로 형성 되 지 않 을 우려 가 있 다 . 이 때 , 더미 메모리 셀 에 있 어서 , 어떤 극성 의 웰 영역 과 , 이 웰 영역 에 인접 하 는 극성 이 상이 한 웰 영역 에 형성 되 는 확산 층 영역 이 쇼트 하 는 경우 가 있 다 . 그러나 , 본 발명 에서 는 , 더미 메모리 셀 은 , 제 1 콘택트 의 일부 를 누락 하 여 형성 된다 . 이 때문 에 , 제조 조건 의 변동 에 의해 웰 영역 이 정상 적 으로 형성 되 지 않 는 경우 에 도 , 더미 메모리 셀 에 비 정상 적 인 전원 전류 가 흐르 는 것 을 방지 할 수 있 다 . 환언 하 면 , 웰 영역 과 확산 층 영역 의 쇼트 에 기인 하 여 , 래치 업 이 발생 하 는 것 을 방지 할 수 있 다 .