도 7 은 제 1 피 킹 이득 스테이지 의 종래 의 구현 의 회로도 를 도시 한다 . 피 킹 이득 스테이지 ( 700 ) 는 완전히 차동 이 아니 므로 가상 접지 노드 를 포함 하 지 않 는다 . 대신 에 , 피 킹 이득 스테이지 ( 700 ) 는 단일 - 종단 공통 게이트 증폭기 ( 702 ) 및 단일 - 종단 공통 게이트 증폭기 ( 704 ) 를 포함 한다 . 독립 적 인 소스 들 은 전압 VCAS 및 전압 VGS 를 생성 한다 . 트랜지스터 들 ( 722 및 724 ) 을 트랜지스터 들 ( 718 및 720 ) 에 크로스 - 커플링 하 면 , 차동 신호 들 의 쌍 IN ( +) 및 IN ( -) 의 각 신호 가 전압 VGS 및 전압 VCAS 에 부가 되 고 다른 회로 에 제공 되 기 때문 에 이득 이 개선 된다 . 단일 - 종단 공통 게이트 증폭기 ( 702 ) 및 단일 - 종단 공통 게이트 증폭기 ( 704 ) 각각 의 저항 ( 710 ) , 커패시터 ( 706 ) , 및 트랜지스터 ( 708 ) , 및 저항 ( 716 ) , 커패시터 ( 712 ) , 및 트랜지스터 ( 714 ) 는 피 킹 이득 스테이지 ( 700 ) 이 반송 주파수 fc 또는 그 의 근처 의 주파수 에서 피크 이득 을 갖 도록 하 는 주파수 - 형성 능동 부하 들 을 형성 한다 . 반송 주파수 fc 에서 의 이득 이 공통 모드 과도 이벤트 들 을 지배 하 는 주파수 들 의 이득 보다 높 기 때문 에 주파수 - 형성 능동 부하 들 은 공통 - 모드 과 도 내성 을 향상 시킨다 . 피 킹 이득 스테이지 ( 700 ) 가 일부 공통 - 모드 제거 를 제공 하 지만 , 피 킹 이득 스테이지 ( 700 ) 에서 불 일치 된 장치 들 은 임의 의 공통 - 모드 과도 신호 들 의 공통 - 모드 - 대 - 차동 변환 을 야기 할 수 있 으며 , 이 는 출력 차동 노드 들 의 쌍 OUT ( +) 및 OUT ( -) 을 저하 시킨다 .