도 3 a 를 참조 하 면 , 반도체 기판 ( 100 ) 상 에 층간 절 연막 ( 120 ) 을 형성 한다 . 이때 , 층간 절 연막 ( 130 ) 은 제 3 층간 절 연막 으로 반도체 기판 ( 100 ) 상부 에 구비 되 는 게이트 ( 미 도시 ) 및 게이트 사이 의 영역 에 구비 되 는 랜딩 플러그 ( 미 도시 ) 를 포함 하 는 제 1 층간 절 연막 과 게이트 상부 에 형성 되 는 비트 라인 ( 미 도시 ) 을 포함 하 는 제 2 층간 절 연막 의 상부 에 형성 되 는 층간 절 연막 ( 130 ) 이 다 . 또한 , 제 3 층간 절연 막 은 랜딩 플러그 의 저장 전극 콘 택 플러그 와 연결 되 는 캐 패 시터 를 포함 하 고 있 다 .