본 발명 은 상기 한 바 와 같 은 결점 을 해소 시키 기 위하 여 안출 된 것 으로서 , 증착 및 패 터 링 및 에칭 공정 이 요구 되 는 실리사이드 억제 층 대신 에 반도체 기판 상 에 층간 절 연막 을 형성 하 고 복수 의 콘 택 홀 을 형성 시키 되 어느 하나 는 저항 부분 으로 사용 되 고 다른 하나 는 반도체 기판 에 전기 적 으로 연결 되 는 콘 택 으로 사용 될 수 있 도록 함 으로써 , 공정 의 단순 화 는 물론 , 소자 의 완성도 를 높일 수 있 는 반도체 소자 의 콘 택 홀 형성 방법 을 제공 하 는데 그 목적 이 있 다 .