도 5 d 는 2 xTd 의 지연 을 갖 는 이중 지연 셀 ( 520 ) 을 도시 하 는 블록 다이어그램 이 다 . 이중 지연 셀 ( 520 ) 은 2 개 의 단일 지연 셀 ( 510 ) 을 케스 케이드 ( cascade ) 연결 함 으로써 구현 될 수 있 음 을 알 수 있 다 . 도 5 c 는 4 xTd 의 지연 을 갖 는 쿼드 지연 셀 ( 530 ) 을 도시 하 는 블록 다이어그램 이 다 . 쿼드 지연 셀 ( 530 ) 은 2 개 의 이중 지연 셀 ( 520 ) 을 케스 케이드 ( cascade ) 연결 함 으로써 구현 될 수 있 음 을 알 수 있 다 . 도 5 d 는 4 xTd 의 지연 을 갖 는 쿼드 지연 셀 ( 530 ) 을 도시 하 는 블록 다이어그램 이 다 . 이 와 같이 MxTd 의 지연 을 갖 는 지연 셀 에 도달 할 때 까지 반복 될 수 있 는데 , 여기 서 M = 2 N 이 고 , N + 1 은 SAR TDC 비트 들 의 수이 다 . 도 5 D 는 MxTd 의 지연 을 갖 는 M 배 지연 셀 ( M times delay cell ; 540 ) 을 도시 하 는 블록 다이어그램 이 다 . M 배 지연 셀 ( 540 ) 은 2 개 의 M / 2 지연 셀 ( 541 ) 을 케스 케이드 ( cascade ) 연결 함 으로써 구현 될 수 있 음 을 알 수 있 다 .