보상 반도체 층 ( AO 3 ) 과 제 1 상부 제어 전극 ( G 3 b ) 사이 , 제 1 초기 화 반도체 층 ( AO 4 ) 과 제 2 상부 제어 전극 ( G 4 b ) 사이 에 는 제 3 게이트 절연 층 ( 115 ) 이 배치 될 수 있 다 . 제 1 상부 제어 전극 ( G 3 b ) 은 보상 채널 영역 ( A 3 ) 과 중첩 되 도록 배치 되 며 , 제 3 게이트 절연 층 ( 115 ) 에 의해서 보상 반도체 층 ( AO 3 ) 와 절연 된다 . 제 2 상부 제어 전극 ( G 4 b ) 은 제 1 초기 화 채널 영역 ( A 4 ) 와 중첩 되 도록 배치 되 며 , 제 3 게이트 절연 층 ( 115 ) 에 의해서 제 1 초기 화 반도체 층 ( AO 4 ) 과 절연 된다 .