도 1 a 내지 1 d 는 , 본 발명 의 제 1 실시 형태 를 설명 하 기 위한 공정 단면도 이 다 . 여기 서 , 참조 번호 101 은 실리콘 기판 이 며 , 적어도 그 표면 에 는 실리콘 원자 가 노출 되 어 있 다 . 참조 번호 102 는 금속 및 실리콘 으로 이루어진 막 이 고 , 참조 번호 103 은 질화 된 금속 및 실리콘 으로 이루어진 막 , 즉 , 질소 , 금속 및 실리콘 으로 이루어진 막 이 며 , 참조 번호 104 는 질화 금속 실리케이트 막 이 고 , 참조 번호 105 는 실리콘 산화 막 이 다 . 절연 막 은 , 질화 금속 실리케이트 막 ( 104 ) 과 실리콘 산화 막 ( 105 ) 으로 형성 된다 . 여기 서 , 실리콘 산화 막 ( 105 ) 이 존재 하 는 경우 에 , 계면 특성 이 향상 하 고 , 절 연막 의 전기 적 절연 성 을 높일 수 있 다 . 단 , 실리콘 산화 막 ( 105 ) 은 , 질화 금속 실리케이트 막 ( 104 ) 보다 비유전율 이 작 기 때문 에 , 실리콘 산화 막 ( 105 ) 의 막 두께 는 , 질화 금속 실리케이트 막 ( 104 ) 의 막 두께 보다 작 게 하 는 것 이 바람직 하 다 . 예 를 들 면 , 질화 금속 실리케이트 막 ( 104 ) 의 막 두께 는 1 nm ~ 5 nm 가 바람직 하 고 , 1 . 5 nm ~ 3 nm 가 보다 바람직 하 다 . 또 , 실리콘 산화 막 ( 105 ) 의 막 두께 는 0 . 5 nm ~ 2 nm 가 바람직 하 고 , 0 . 5 nm ~ 1 . 5 nm 가 보다 바람직 하 다 .