개시 된 본 발명 은 반도체 메모리 장치 의 파이프 래치 제어 회로 로서 , 파이프 래치 제어 신호 를 입력 받 고 동작 속도 판별 신호 에 응답 하 여 소정 시간 지연 되 는 지연 신호 를 생성 하 며 , 상기 파이프 래치 제어 신호 가 인 에 이 블 되 는 타이밍 에 인 에 이 블 되 고 , 상기 파이프 래치 제어 신호 가 인 에 이 블 되 는 타이밍 에 대응 하 여 상기 지연 신호 가 천 이 하 는 타이밍 에 디스 에 이 블 되 는 파이프 래치 펄스 신호 를 생성 하 는 파이프 래치 펄스 생성 유닛 , 및 상기 소정 시간 을 가변 적 으로 조절 하 기 위한 상기 동작 속도 판별 신호 를 생성 하 는 펄스 제어 유닛 을 포함 한다 .