상기 도전 패턴 ( 52 P ) 은 상기 드레 인 전극 ( 50 ) 과 일체 형 구조 를 가지 되 , 상기 드레 인 전극 ( 50 ) 과 일정 간격 을 두 고 평행 하 게 배치 된다 . 여기 서 , 상기 도전 패턴 ( 52 P ) , 상기 도전 패턴 ( 52 P ) 하부 의 게이트 절 연막 ( 46 ) 및 게이트 전극 ( 48 ) 은 스토리지 캐 패 시터 ( D ) 를 이루 며 , 상기 스토리지 캐 패 시터 ( D ) 는 상기 게이트 전극 ( 48 ) 과 상기 드레 인 전극 ( 50 ) 간 의 기생 캐 패 시턴 스 를 보상 하 는 역할 을 한다 . 즉 , 상기 스토리지 캐 패 시터 ( D ) 에 는 상기 도전 패턴 ( 52 P ) 을 통해 상기 게이트 전극 ( 48 ) 으로 인가 된 전압 과 상기 드레 인 전극 ( 50 ) 에 인가 된 전압 에 의해 전하 가 축적 되 며 , 상기 축적 된 스토리지 캐 패 시 턴 스 는 게이트 전극 ( 48 ) 과 소오 스 전극 ( 50 ) 간 의 겹침 면적 ( C ) 에 따른 기생 캐 패 시턴 스 를 보상 하 여 전 패널 에서 의 오프셋 전압 값 ( △ Vp ) 값 을 균일 하 게 유지 하 도록 해 준다 .