여기 서 , 상기 제 1 쉬프 트 레지스터 ( SR _ L ) 는 , 서로 종속 적 으로 연결 된 다수 의 스테이지 ( ST 101 _ L 내지 ST 10 n + 1 _ L ) 를 포함 한다 . 더미 스테이지 ( ST 101 n + 1 _ L ) 를 제외 한 나머지 스테이지 ( ST 101 _ L 내지 ST 10 n _ L ) 는 차례 로 스캔 펄스 를 출력 하 여 표시 부 ( 100 ) 에 구비 된 게이트 라인 들 ( GL 1 내지 GLn ) 에 공급 한다 .