제 1 박막 트랜지스터 ( 310 ) 의 제 1 액티브 층 ( 311 ) 및 제 2 박막 트랜지스터 ( 320 ) 의 제 2 액티브 층 ( 321 ) 상 에 제 1 게이트 절연 층 ( 112 ) 이 배치 될 수 있 다 . 제 1 게이트 절연 층 ( 112 ) 은 질화 실리콘 ( SiNx ) 또는 산화 실리콘 ( SiOx ) 의 단일 층 또는 이 들 의 다중 층 으로 구성 될 수 있 다 . 제 1 게이트 절연 층 ( 112 ) 에 는 제 1 소스 전극 ( 312 ) 및 제 1 드레 인 전극 ( 313 ) 각각 이 제 1 액티브 층 ( 311 ) 의 제 1 소스 영역 ( 311 b ) 및 제 1 드레 인 영역 ( 311 c ) 각각 에 연결 되 기 위한 컨 택 홀 이 형성 될 수 있 다 . 그리고 , 제 1 게이트 절연 층 ( 112 ) 에 는 제 2 소스 전극 ( 322 ) 및 제 2 드레 인 전극 ( 323 ) 각각 이 제 2 액티브 층 ( 321 ) 의 제 2 소스 영역 ( 321 b ) 및 제 2 드레 인 영역 ( 321 c ) 각각 에 연결 되 기 위한 컨 택 홀 이 형성 될 수 있 다 .