도 12 를 참조 하 면 , 본 발명 의 또 다른 몇몇 실시 예 에 따른 반도체 장치 는 제 1 소오 스 / 드레 인 영역 ( 951 ) 의 상면 이 제 1 하부 패턴 ( 101 ) 상 에서 최 상부 나노 와 이어인 제 3 나노 와이어 ( 113 ) 의 상면 보다 높 게 형성 될 수 있 다 . 또한 , 제 2 소오 스 / 드레 인 영역 ( 952 ) 의 상면 은 제 2 하부 패턴 ( 102 ) 상 에서 최 상부 나노 와 이어인 제 6 나노 와이어 ( 116 ) 의 상면 보다 높 게 형성 될 수 있 다 .