도시 한 바 와 같이 , 종래 의 기술 에 따른 반도체 메모리 장치 의 데이터 입력 회로 는 , 각각 제 1 ~ 제 4 입력 데이터 ( din 1 ~ din 4 ) 을 버퍼 링 하 여 각각 제 1 ~ 제 4 버퍼링 데이터 ( dbuf 1 ~ dbuf 4 ) 를 생성 하 는 제 1 ~ 제 4 데이터 입력 버퍼 부 ( 1 ~ 4 ) , 동작 모드 신호 ( opmd ) 및 어 드레스 1 ~ 2 ( add < 1 : 2 >) 에 응답 하 여 상기 제 1 , 제 3 및 제 4 버퍼링 데이터 ( dbuf 1 , dbuf 3 , dbuf 4 ) 중 어느 하나 를 증폭 하 여 제 1 글로벌 라인 ( GIO 1 ) 에 전달 하 는 제 1 데이터 입력 센스 앰프 부 ( 5 ) , 상기 동작 모드 신호 ( opmd ) 및 상기 어 드레스 1 ~ 2 ( add < 1 : 2 >) 에 응답 하 여 상기 제 2 또는 제 4 버퍼링 데이터 ( dbuf 2 , dbuf 4 ) 를 증폭 하 여 제 2 글로벌 라인 ( GIO 2 ) 에 전달 하 는 제 2 데이터 입력 센스 앰프 부 ( 6 ) , 상기 동작 모드 신호 ( opmd ) 및 상기 어 드레스 1 ~ 2 ( add < 1 : 2 >) 에 응답 하 여 상기 제 3 또는 제 4 버퍼링 데이터 ( dbuf 3 , dbuf 4 ) 를 증폭 하 여 제 3 글로벌 라인 ( GIO 3 ) 에 전달 하 는 제 3 데이터 입력 센스 앰프 부 ( 7 ) 및 상기 동작 모드 신호 ( opmd ) 및 상기 어 드레스 1 ~ 2 ( add < 1 : 2 >) 에 응답 하 여 상기 제 4 버퍼링 데이터 ( dbuf 4 ) 를 증폭 하 여 제 4 글로벌 라인 ( GIO 4 ) 에 전달 하 는 제 4 데이터 입력 센스 앰프 부 ( 8 ) 를 포함 한다 .