반도체 채널 층 ( 60 L ) 의 각각 의 나머지 부분 은 수직 반도체 채널 ( 60 ) 을 구성 한다 . 수직 반도체 채널 ( 60 ) 을 포함 하 는 수직 NAND 디바이스 가 턴 온 될 때 전류 가 각각 의 수직 반도체 채널 ( 60 ) 을 통해 흐를 수 있 다 . 각각 의 메모리 개구 ( 49 ) 내 에서 , 터널 링 유전체 층 ( 56 ) 은 전하 저장 층 ( 54 ) 에 의해 둘러싸이 고 , 수직 반도체 채널 ( 60 ) 을 측 방향 으로 둘러싼다 . 차단 유전체 층 ( 52 ) , 전하 저장 층 ( 54 ) , 및 터널 링 유전체 층 ( 56 ) 의 각각 의 인접 한 세트 는 메모리 필름 ( 50 ) 을 집합 적 으로 구성 하 며 , 이 는 거시 적 유지 시간 으로 전기 전하 를 저장 할 수 있 다 . 일부 실시 예 들 에서 , 차단 유전체 층 ( 52 ) 이 이 단계 에서 메모리 필름 ( 50 ) 내 에 존재 하 지 않 을 수 있 고 , 차단 유전체 층 이 후면 리세 스 들 의 형성 이후 에 후속 적 으로 형성 될 수 있 다 . 본 명세서 에서 사용 되 는 바 와 같이 , 거시 적 유지 시간 은 24 시간 을 초과 하 는 유지 시간 과 같 은 , 영구 메모리 디바이스 로서 의 메모리 디바이스 의 동작 에 적합 한 유지 시간 을 지칭 한다 . 메모리 필름 ( 50 ) 및 수직 반도체 채널 ( 60 ) 의 각각 의 조합 은 메모리 스택 구조물 ( 55 ) 을 구성 한다 .