본 발명 은 반도체 패키지 회로 기판 의 제조 방법 에 관한 것 으로 , 특히 반도체 패키지 의 회로 제조 시 에 발생 하 는 회로 간 의 치수 편차 또는 회로 의 미성 형 에 의한 제품 의 불량 발생 에 대하 여 그 양호 와 불량 을 판단 하 기 위한 불량 검출 용 더미 패턴 을 디자인 하 여 적용 함 으로써 보다 간편 하 고 시각 적 으로 도 식별 가능 하 도록 하 여 공정 비용 을 줄이 고 제품 에 대한 신뢰 성 을 향상 시키 도록 하 는 불량 검출 용 더미 패턴 을 포함 하 는 반도체 칩 패키지 에 관한 것 이 다 .