도 1 은 유효 출력 딜레이 ( tSAC ) 가 1 클록 주기 와 같 을 경우 이 다 . 이러 한 경우 , 앞서 설명 한 읽 기 동작 을 참조 하 면 , 메모리 컨트롤러 는 샘플링 된 데이터 ( Sampled DQin ) 를 클록 신호 주기 ( CL + 1 ) 후 두 번 의 클록 신호 ( CK ) 의 라이징 엣지 ( r . e 1 , r . e 2 ) 에 동기 되 어 출력 한다 . 도 1 에 도시 되 지 않 았 으나 , 유효 출력 딜레이 ( tSAC ) 가 1 클록 주기 ( 1 clk ) 보다 짧 을 경우 에 도 , 메모리 컨트롤러 는 샘플링 된 데이터 ( Sampled DQin ) 를 클록 신호 주기 ( CL + 1 ) 후 두 번 의 클록 신호 ( CK ) 의 라이징 엣지 ( r . e 1 , r . e 2 ) 에 동기 되 어 출력 한다 .