이어서 , 도 3 b 에 도시 된 바 와 같이 포토레지스트 패턴 ( 27 ) 을 마스크 로 소스 전극 ( 18 ) 및 드레 인 전극 ( 19 ) 의 형성 으로 노출 된 오 믹 접촉 층 ( 16 ) 을 건식 식각 하 여 반도체 채널 부 ( 110 ) 를 형성 한다 . 오 믹 접촉 층 ( 16 ) 을 건식 식각 하 는 과정 에서 오 믹 접촉 층 ( 16 ) 의 외곽 에 지 는 포토레지스트 패턴 ( 27 ) 의 외곽 에지 와 실질 적 으로 단차 없이 동일 한 선 을 따라 일치 시킬 수 있 다 . 그 결과 , 오 믹 접촉 층 ( 16 ) 의 외곽 에 지 는 소스 전극 ( 18 ) 및 드레 인 전극 ( 19 ) 을 포함 하 는 소스 / 드레 인 도전 패턴 군 의 외곽 에지 와 단차 를 갖 게 된다 . 일반 적 으로 반도체 채널 부 ( 110 ) 에서 오 믹 접촉 층 ( 16 ) 의 외곽 에 지 는 소스 / 드레 인 도전 패턴 군 의 외곽 에지 와 동일 선상 에 형성 될수록 TFT 소자 의 전기 적 특성 이 좋 다 . 따라서 Cu 를 적용 한 경우 반도체 채널 부 ( 110 ) 에 형성 된 오 믹 접촉 층 ( 16 ) 의 외곽 에지 와 소스 / 드레 인 도전 패턴 군 의 외곽 에지 사이 의 단차 는 TFT 소자 의 전기 적 특성 을 저하 시키 는 원인 이 된다 .