또한 , 샘플링 클록 신호 에 의해 이퀄라이저 ( 32 ) 의 출력 신호 를 래치 하 는 회로 를 , 이퀄라이저 ( 32 ) 의 특성 의 각 설정 에 대한 위상 스 위프 의 횟수 ( 상기 예의 경우 「 4 」 ) 와 동수 병렬 로 설치 하 고 , 각각 의 회로 에서 병렬 로 상호 다른 위상 의 샘플링 클록 신호 로 이퀄라이저 ( 32 ) 의 출력 신호 를 래치 하 도록 구성 하 는 것 도 가능 하 다 . 이 구성 에 의해 , 이퀄라이저 ( 32 ) 의 특성 최적화 에 필요 한 시간 을 효과 적 으로 단축 시키 는 것 이 가능 하 다 .