터널 산화 막 ( 205 ) 은 , 예컨대 0 . 1 ~ 10 ㎚ 정도 의 막 두께 를 갖 는 SiO 2 막 또는 SiON 막 이 다 . 질화규소 막 ( 207 ) 은 , 전하 축적 층 으로서 기능 하 는 것 으로 , 예컨대 1 ~ 50 ㎚ 정도 의 막 두께 의 SiN 막 또는 SiON 막 에 의해 구성 되 어 있 다 . 이 질화규소 막 ( 207 ) 으로서 , 막 의 두께 방향 으로 대략 균등 한 트랩 밀도 의 분포 를 갖 는 본 발 명 의 질화규소 막 을 이용 한다 . 또 , 전하 축적 층 으로서 , 2 층 이상 의 질화규소 막 을 마련 하 여도 좋 다 . 이산화규소 막 ( 209 ) 은 , 예컨대 CVD ( Chemical Vapor Deposition ; 화학 기상 퇴적 ) 법 에 의해 성막 된 SiO 2 막 이 며 , 전극 ( 211 ) 과 질화규소 막 ( 207 ) 사이 의 블록 층 ( 배리어 층 ) 으로서 기능 한다 . 이산화규소 막 ( 209 ) 은 , 예컨대 0 . 1 ~ 50 ㎚ 정도 의 막 두께 를 갖 고 있 다 . 전극 ( 211 ) 은 , 예컨대 CVD 법 에 의해 성막 된 다결정 실리콘 막 으로 이루어지 며 , 제 어 게이트 ( CG ) 로서 기능 한다 . 또한 , 전극 ( 211 ) 은 , 예컨대 , 텅스텐 , 티탄 , 탄탈 , 구리 , 알루미늄 , 금 등 의 금속 을 포함 하 는 막 이 더라도 좋 다 . 전극 ( 211 ) 은 , 예컨대 0 . 1 ~ 50 ㎚ 정도 의 막 두께 를 갖 고 있 다 . 전극 ( 211 ) 은 , 단층 에 한정 되 지 않 고 , 전극 ( 211 ) 의 비저항 ( 比 抵抗 ) 을 낮추 어 , 고속 화 할 목적 으로 , 예컨대 텅스텐 , 몰리브덴 , 탄탈 , 티탄 , 그 들 의 실리사이드 , 나이트 라이드 , 합금 등 , 및 구리 , 알루미늄 을 포함 하 는 적층 구조 로 하 는 것 도 가능 하 다 . 이 전극 ( 211 ) 은 도시 하 지 않 은 배선 층 에 접속 되 어 있 다 . 또 , 비휘발성 반도체 메모리 장치 ( 200 ) 는 반도체 기판 내 의 p 웰 이나 p 형 실리콘 층 으로 형성 되 어 있 더라도 좋 다 .