본 발명 의 수직 화합물 반도체 구조 ( vertical compound semiconductor structure ) 는 제 1 메인 표면 및 맞은편 ( opposite ) 제 2 메인 표면 을 갖 는 기판 을 포함 한다 . 기판 은 , 예 를 들 어 , 실리콘 , 유리 또는 석영 을 포함 할 수 있 다 . 제 1 메인 표면 및 제 2 메인 표면 사이 에서 기판 을 통하 여 완전 하 게 ( completely ) 연장 되 는 수직 채널 개구 ( vertical channel opening ) 가 기판 내 에 제공 된다 . 수직 레이어 스택 ( layer stack ) 은 이러 한 수직 채널 개구 내 에 배치 된다 . 레이어 스택 은 수직 채널 개구 내 에서 수직 으로 연장 된다 . 레이어 스택 은 수직 채널 개구 내 에 그리고 수직 채널 개구 의 연장 방향 을 따라서 배치 되 는 전기 적 으로 전도성 레이어 및 수직 채널 개구 내 에 그리고 수직 채널 개구 의 연장 방향 을 따라서 배치 되 는 화합물 반도체 레이어 를 포함 한다 . 화합물 반도체 레이어 는 전기 적 으로 전도성 레이어 상 에 배치 되 고 전기 적 으로 전도성 레이어 로 갈바 닉 적 으로 ( galvanically ) 연결 되 는 화합물 반도체 를 포함 한다 . 그 에 의해 , 종래 의 시스템 들 과 비교 하 여 집 적 밀도 는 바람직 하 게 그리고 상당 하 게 증가 될 수 있 다 . 종래 의 3 D 시스템 들 에서 , 자신 들 위 에 배치 되 는 평면 디바이스 구조 들 을 갖 는 적어도 두 개 의 2 - 차원 시스템 들 은 차례 로 쌓이 고 수직 비아 ( via ) 들 에 의해 서로 연결 된다 . 여기 에서 수직 비아 들 은 2 - 차원 시스템 들 의 평면 디바이스 구조 들 의 상호 갈바 닉 적 그리고 가능 하 게 는 기계 적 연결 에 대하 여 배타 적 으로 작용 한다 . 그러나 , 본 발명 의 장치 에서 , 대안 으로서 또는 기존 의 평면 디바이스 구조 들 에 더 하 여 , 수직 비아 들 에서 이용 가능 한 공간 은 그 안 에 하나 또는 여러 개 의 본 발명 의 수직 디바이스 구조 들 을 집적 시키 도록 추가 적 으로 그리고 가장 효과 적 으로 사용 된다 . 여기 에서 , 적어도 하나 의 화합물 반도체 를 갖 는 반도체 디바이스 구조 들 이 수직 비 아들 ( 채널 개구 들 ) 내 에 집적 될 수 있 다는 것 은 특히 유리 하 다 . 여기 에서 , 위 에서 - 언급 된 수직 레이어 스택 은 수직 비아 가 생성 될 수 있 는 채널 개구 내 에 생성 된다 . 레이어 스택 은 외부 로부터 컨 택 ( contact ) 될 수 있 는 전기 적 으로 전도성 레이어 를 포함 한다 . 이것 은 바람직 하 게 는 금속화 레이어 ( metallization layer ) 일 수 있 다 . 또한 , 레이어 스택 은 바람직 하 게 는 전기 적 으로 전도성 레이어 상 에 직접 ( directly ) 그리고 바로 옆 에 ( immediately ) 배치 되 고 전기 적 으로 전도성 레이어 로 갈바 닉 적 으로 연결 되 는 화합물 반도체 를 포함 하 는 화합물 반도체 레이어 를 포함 한다 . 종래 기술 에서 , 이러 한 반도체 디바이스 구조 들 은 주로 실리콘 기술 로 제조 되 며 , 즉 , 화합물 반도체 들 이 아니 라 엘리 멘탈 반도체 들 이 사용 된다 . 실리콘 의 경우 에 , 현재 , 기껏해야 다 결정 ( polycrystalline ) 실리콘 이 금속화 레이어 상 에 증착 ( deposit ) 될 수 있 으며 , 이 는 단결정 ( monocrystalline ) 실리콘 을 생성 하 는데 있 어 실리콘 의 용융 온도 보다 높 은 가열 이 공정 제어 동안 이루어져야 하 지만 , 이 는 금속화 레이어 와 같 은 밑 에 있 는 레이어 들 의 파괴 를 초래 하 기 때문 이 다 . 그러나 , 본 발명 의 화합물 반도체 를 갖 는 레이어 스택 의 생 성 에서 , 전기 적 으로 전도성 레이어 , 예 를 들 어 , 금속화 레이어 는 본래 상태 로 남 아 있 다 . 전기 적 으로 전도성 레이어 는 외부 로부터 컨 택 될 수 있 으며 , 그리하여 전기 적 으로 전도성 레이어 는 자신 의 전체 표면 에 걸쳐 전하 캐리어 ( charge carrier ) 들 을 화합물 반도체 레이어 로 방출 할 수 있 으며 , 그 결과 전기 적 으로 전도성 레이어 는 충분 하 게 컨 택 된다 . 이러 한 본 발명 의 레이어 스택 을 이용 하 여 , 비아 의 수직 채널 개구 내 에 배치 되 거나 또는 집적 되 는 수직 화합물 반도체 레이어 구조 가 생성 될 수 있 으며 여전히 충분 하 게 컨 택 될 수 있 다 . 이러 한 환경 들 에 기인 하 여 , 3 D 시스템 들 의 집 적 밀도 는 상당 하 게 증가 될 수 있 으며 , 이 는 이러 한 3 D 시스템 들 이 이제 평면 들 에 배치 되 는 디바이스 구조 들 뿐 만 아니 라 수직 으로 집적 되 는 디바이스 구조 들 을 포함 할 수 있 기 때문 이 다 .