반도체 기판 ( 100 ) 은 제 1 및 제 2 활성 영역 들 ( NR , PR ) 을 포함 할 수 있 다 . 제 1 활성 영역 ( NR ) 및 제 2 활성 영역 ( PR ) 은 반도체 소자 의 로직 회로 를 구성 하 는 로직 트랜지스터 들 이 배치 되 는 로직 셀 영역 에 포함 될 수 있 다 . 일 예 로 , 제 1 활성 영역 ( NR ) 상 에 PMOS 전계 효과 트랜지스터 들 이 제공 될 수 있 으며 , 제 2 활성 영역 ( PR ) 상 에 NMOS 전계 효과 트랜지스터 들 이 제공 될 수 있 다 . 반도체 기판 ( 100 ) 은 제 1 및 제 2 활성 영역 들 ( NR , PR ) 에서 서로 다른 반대 의 도전 형 의 도 펀트 들 을 포함 할 수 있 다 .