전술 한 바 와 같이 본 발명 의 반도체 소자 의 캐 패 시터 형성 방법 은 , 캐 패 시터 의 측벽 에 사이드 웰 을 형성 함 으로써 , MIM 지역 외 에 절 연막 의 제거 시 이미 MIM 은 사이드 웰 에 패 시베이 션 ( passivation ) 되 어 있 기 때문 에 파티클 또는 잔류물 로 인해서 상부 - 하부 전극 간 누설 을 사이드 웰 에 의해서 차단 할 수 있 으며 , 또한 , 하부 금속 층 상 에서 유전 율 이 높 은 절 연막 의 일부 를 제거 함 으로써 에칭 공정 의 마진 ( margin ) 을 좀 더 확보 할 수 있 게 되 고 공정 을 단순 화 할 수 있 을 뿐 만 아니 라 누설 을 막 기 위하 여 시도 하 는 절연 물질 의 두께 를 적절히 조절 하 여 최소한 의 절연 물질 만 이 남 게 하 는 공정 에 대해서 금속 층 사이 의 절 연막 을 제거 할 수 있 음 으로 금 속 층간 기생 갭 을 방지 할 수 있 게 된다 .