비록 양호 하 기 는 하 지만 , 웨이퍼 상 에 형성 된 여러 패시브 장치 들 의 다른 칩 들 및 패키지 들 로 의 집적 은 여러 도전 을 제공 할 수 있 다 . 오늘날 의 제조 공정 들 은 IPD 를 갖 는 SiP 를 형성 하 는 경우 에 비싸 고 특수 한 기판 재료 를 요구 한다 . 더욱이 , 장치 가 박막 공정 을 사용 하 여 제조 된 반도체 부품 들 과 , 인쇄 회로 기판 ( PCB ) 부품 들 을 조합 하 는 경우 에 는 , 제조 공정 은 심각 한 온도 제한 을 맞 게 되 고 이것 은 제조 어려움 과 비용 을 증가 시킨다 . 또한 , 오늘날 의 SiP 장치 들 에서 , IC 칩 과 연결 된 어떤 것 들 도 2 D 레이아웃 구조 로 일반 적 으로 제한 된다 . 그 결과 , 기판 에 직접 접속 될 수 있 는 IC 칩 들 의 숫자 는 기판 의 지오 메트리 ( geometry ) 에 따라서 크 게 제한 된다 . 부품 들 또는 추가 적 인 장치 들 이 통상 적 인 기술 들 을 이용 하 여 기판 의 백사이드 에 장착 되 는 경우 에 , 그 부품 들 을 기판 의 내부 전기 구 조체 에 전기 적 으로 연결 하 는 관통 기판 비어 ( through substrate via , TSV ) 를 사용 할 필요 가 있 을 수 있 다 . TSV 는 생산 이 어렵 고 비용 이 많이 들 므로 , 그 들 의 사용 은 일반 적 으로 완성 된 장치 의 비용 을 증가 시킨다 . 마지막 으로 , 반도체 기판 을 PCB 와 조합 시키 는 경우 에 , 큰 어려움 이 부품 들 사이 의 상이 한 열팽창 계수 ( coefficient of thermal expansion , CTE ) 로 인해서 야기 될 수 있 다 .