도 7 에 도시 된 바 와 같이 , 3 D 메모리 장치 ( 100 ) 의 영역 ( 700 ) ( 즉 , 도 2 에 도시 된 영역 ( 270 ) ) 은 , 메모리 핑거 ( 742 ) ( 즉 , 도 2 에 도시 된 메모리 핑거 ( 242 ) ) 에 수직 인 BL 방향 을 따라 연장 되 며 WL 방향 을 따라 수평 으로 이격 되 는 복수 의 비트 라인 ( BL ) ( 702 a - 702 d ) 을 포함 할 수 있 다 . 복수 의 비트 라인 ( BL ) ( 702 a - 702 d ) 은 각각 복수 의 채널 홀 ( 704 a - 704 h ) ( 예컨대 , 도 3 에 도시 된 채널 홀 ( 300 ) ) 의 상단 부 에 각각 접속 되 어 복수 의 메모리 스트링 을 형성 한다 . 각각 의 비트 라인 ( 702 a - 702 d ) 은 2 개 의 채널 홀 ( 704 a - 704 h ) 에 각각 접속 될 수 있 다 . 예 를 들 어 , 제 1 비트 라인 ( 702 a ) 은 상단 선택 게이트 ( TSG ) 컷 ( 755 ) ( 즉 , 도 2 에 도시 된 TSG 컷 ( 255 ) ) 에 의해 공간 적 으로 분리 된 채널 홀 ( 704 a , 704 d ) 에 접속 될 수 있 다 . 일부 실시 예 에서 , 채널 홀 ( 704 a - 704 h ) 은 각각 복수 의 수직 메모리 스트링 일 수 있 다 . 일부 실시 예 에서 , 채널 홀 ( 704 a - 704 h ) 은 각각 복수 의 메모리 셀 의 수직 메모리 스트링 일 수 있 다 .