도 1 a 는 본 발명 의 일부 실시 예 에 따른 반도체 회로 ( 100 ) 의 개략 적 인 다이어그램 을 도시 한 도면 이 다 . 일부 실시 예 에서 , 반도체 회로 ( 100 ) 는 회로 ( 120 ) , 스위칭 회로 ( 130 ) , 및 회로 ( 140 ) 를 포함 한다 . 일부 실시 예 에서 , 스위칭 회로 ( 130 ) 는 회로 ( 120 ) 및 회로 ( 140 ) 에 각각 전기 적 으로 결합 되 는 소스 영역 및 드레 인 영역 을 구비 한 MuGFET 디바이스 ( 132 ) 를 포함 한다 . 일부 실시 예 에서 , " MuGFET 디바이스 ( 132 ) 의 게이트 영역 은 포트 "" CLK "" 에서 제어 신호 를 제공 하 는 회로 에 전기 적 으로 결합 된다 . 동작 시 에 "," MuGFET ( 132 ) 의 게이트 영역 에 포트 "" CLK "" 를 통해 수신 된 입력 신호 가 제공 될 때 ", MuGFET ( 132 ) 내 의 도전 채널 은 입력 신호 에 응답 하 여 제 1 반도체 회로 및 제 2 반도체 회로 사이 에 신호 경로 ( signal path ) 를 제공 한다 . 일부 실시 예 에서 , " 포트 "" CLK "" 에서 수신 된 입력 신호 는 제 1 반도체 회로 및 제 2 반도체 회로 사이 의 신호 경로 내 의 저항 을 제어 하 도록 해 주 는 아날로그 신호 를 포함 한다 . "