이어서 비트 라인 디 벨 로프 구간 이 시작 되 면 , NMOS 트랜지스터 ( 207 ) 의 게이트 단자 로 인가 되 는 셧 오프 제어 신호 ( BLSHF ) 는 로우 레벨 로 떨어지 게 된다 . 그 결과 , 프리 챠 지 되 었 던 비트 라인 ( BLe ) 의 전압 이 대응 되 는 셀 의 프로그램 / 소거 상태 에 따라 변화 하 기 시작 한다 . 예 를 들 면 , 대응 되 는 메모리 셀 이 프로그램 된 셀 ( 즉 , 오프 셀 ) 이 면 비트 라인 ( BLe ) 의 전압 은 프리 챠 지 레벨 을 유지 한다 . 그리고 , 대응 되 는 메모리 셀 이 소거 된 셀 ( 즉 , 온 셀 ) 이 면 비트 라인 ( BLe ) 의 전압 은 로우 레벨 로 떨어지 게 된다 . 비트 라인 ( BLe ) 이 디 벨 로프 되 는 동안 PMOS 트랜지스터 ( 205 ) 로 인가 되 는 프리 챠 지 제 어 신호 ( LOAD ) 의 전압 레벨 은 로우 레벨 을 그대로 유지 한다 . 그 결과 , 감지 노드 ( SO ) 의 전압 은 프리 챠 지 레벨 을 그대로 유지 한다 . 비트 라인 디 벨 로프 구간 동안 NMOS 트랜지스터 들 ( 208 , 209 ) 은 계속 턴 온 상태 를 유지 한다 .