도 1 을 다시 참조 하 면 , 3 차원 메모리 장치 ( 100 ) 는 하나 의 비트 라인 에 연결 된 복수 의 낸드 스트링 들 을 포함 한다 . 낸드 스트링 들 은 각각 스트링 선택 라인 들 ( SSL 1 , SSL 2 , SSL 3 , ...) 및 접지 선택 라인 들 ( GSL 1 , GSL 2 , GSL 3 , ...) 을 갖 는다 . 또한 낸드 스트링 들 은 공통 소스 라인 ( CSL ) 을 공유 하 고 있 다 . 본 발명 의 3 차원 메모리 장치 ( 100 ) 는 프로그램 동작 시 비 선택 된 낸드 스트링 들 로 소정 의 전압 을 인가 한다 . 즉 , 프로그램 동작 시 비 선택 된 낸드 스트링 들 은 소정 의 전압 으로 프리 챠 지 시킨다 . 이후 , 비 선택 된 낸드 스트링 들 은 셧 오프 된다 . 이 로써 , 비 선택 된 낸드 스트링 들 에서 선택 된 워드 라인 에 연결 된 메모리 셀 들 에서 는 셀프 - 부 스팅 ( self - boosting ) 효과 에 따라 프로그램 이 금지 된다 .