도 1 d 에 도시 된 바 와 같이 , 게이트 전극 ( 16 ) 양측 에 소오 스 / 드레 인 영역 ( 19 ; 도 1 c 에 도시 ) 이 형성 되 면 , 소오 스 / 드레 인 영역 ( 19 ; 도 1 c 에 도시 ) 의 저항 을 줄이 고 , 반도체 소자 의 성능 을 향상 시키 기 위해 딥 실리사이드 화 ( deep silicidation ) 공정 을 실시 함 으로써 캡 핑 실리콘 층 ( 15 a ; 도 1 c 에 도시 ) 과 소오 스 / 드레 인 영역 ( 19 ; 도 1 c 에 도시 ) 이 실리사이드 화 된 캡 핑 실리콘 층 ( 15 b ) 및 소오 스 / 드레 인 영역 ( 19 a ) 을 형성 하 도록 한다 . 이 때 , 실리사이드 공정 을 위해 반도체 기판 ( 11 ) 전면 에 스퍼터링 에 의해 Co 또는 Ni 등 과 같 은 실리사이드 화 를 위한 금속 을 증착 한 다음 , 열처리 공정 을 통해서 소오 스 / 드레 인 영역 ( 19 ; 도 1 c 에 도시 ) 뿐 만 아니 라 캡 핑 실리콘 층 ( 15 a ) 도 풀리 실리사이드 화 ( fully silicidation ) 되 도록 한다 . 이 때 , 반도체 기 판 ( 11 ) 전면 에 증착 되 는 실리사이드 화 금속 의 증착 두께 는 10 nm ∼ 30 nm 임 이 바람직 하 다 .