종래 의 클럭 주파수 체배 기 회로 는 위상 고정 루프 ( PLL ) 또는 주파수 고정 루프 ( FLL ) 회로 를 사용 할 수 있 다 . 그러나 , 이 들 회로 는 넓 은 칩 면적 을 필요 로 하 며 전력 소비 가 높 은 경향 이 있 다 . 입력 의 두 배 의 주파수 를 갖 는 클럭 을 생성 하 기 위한 종래 의 대안 으로 는 , 입력 클럭 의 상승 및 하강 에지 모두 에서 펄스 를 생성 하 는 설계 가 있 다 . 그러나 , 입력 주파수 가 알려 지 지 않 기 때문 에 , 이 들 펄스 의 폭 은 결정 내려질 수 없 다 . 따라서 , 상기 생성 된 클럭 펄스 신호 의 듀티 사이클 ( duty cycle ) 을 제어 하 기 어려울 수 있 다 .