반도체 패턴 ( 145 a , 145 b , 145 c ) 들 이 형성 된 하부 기판 ( 142 ) 상 에 소스 / 드레 인 금속 층 이 순차 적 으로 형성 된 후 마스크 를 이용 한 포 토리 쏘 그래피 공정 및 식각 공정 등 을 이용 하 여 도 8 c 에 도시 된 바 와 같이 데이터 라인 ( 104 ) , 제 1 TFT ( 106 ) 의 소스 전극 ( 110 a ) 및 드레 인 전극 ( 112 a ) , 제 2 TFT ( 170 ) 의 소스 전극 ( 110 c ) 및 드레 인 전극 ( 112 c ) , 센서 TFT ( 140 ) 의 소스 전극 ( 110 b ) 및 드레 인 전극 ( 112 b ) , 게이트 절 연막 ( 144 ) 을 사이 에 두 고 제 1 스토리지 하부 전극 ( 121 ) 과 중첩 되 는 제 1 스토리지 상부 전극 ( 123 ) , 센서 TFT ( 140 ) 의 드레 인 전극 ( 112 b ) 과 접속 된 제 2 스토리지 전극 ( 182 ) 을 포함 하 는 소스 / 드레 인 패턴 들 이 형성 된다 .