도 5 에서 , 집 적 회로 다이 ( 50 ) 가 유전체 층 ( 112 ) 에 접착제 ( 118 ) 로 점착 된다 . 원 하 는 유형 및 수량 의 집 적 회로 다이 ( 50 ) 가 패키지 영역 ( 100 A 및 100 B ) 각각 에 점착 된다 . 도시 하 는 실시 형태 에서 는 , 제 1 집 적 회로 다이 ( 50 A ) 및 제 2 집 적 회로 다이 ( 50 B ) 를 비롯 한 다수 의 집 적 회로 다이 ( 50 ) 가 서로 인접 하 여 점착 된다 . 제 1 집 적 회로 다이 ( 50 A ) 는 중앙 처리 유닛 ( CPU ) , 그래픽 처리 유닛 ( GPU ) , 시스템 - 온 - 칩 ( SoC ) , 마이크 로 컨트롤러 등등 과 같 은 로직 디바이스 일 수 있 다 . 제 2 집 적 회로 다이 ( 50 B ) 는 다이나믹 랜덤 액세스 메모리 ( DRAM ) 다이 , 스 태 틱 랜덤 액세스 메모리 ( SRAM ) 다이 , 하이브리드 메모리 큐브 ( HMC ) 모듈 , 고 대역폭 메모리 ( HBM , high bandwidth memory ) , 등등 과 같 은 메모리 디바이스 일 수 있 다 . 일부 실시 형태 에서 , 집 적 회로 다이 ( 50 A 및 50 B ) 는 SoC 다이 등 의 동일 유형 의 다이 일 수 도 있 다 . 제 1 집 적 회로 다이 ( 50 A ) 와 제 2 집 적 회로 다이 ( 50 B ) 는 동일 한 기술 노드 의 공정 에서 형성 될 수 도 , 또는 상이 한 기술 노드 의 공정 에서 형성 될 수 도 있 다 . 예 를 들 어 , 제 1 집 적 회로 다이 ( 50 A ) 는 제 2 집 적 회로 다이 ( 50 B ) 보다 더욱 진보 한 공정 노드 에 속할 수 있 다 . 집 적 회로 다이 ( 50 A 및 50 B ) 는 상이 한 사이즈 ( 예컨대 , 상이 한 높이 및 / 또는 표면 적 ) 를 가질 수 도 있 고 , 또는 동일 한 사이즈 ( 예컨대 , 동일 한 높이 및 / 또는 표면 적 ) 를 가질 수 도 있 다 . 패키지 영역 ( 100 A 및 100 B ) 에서 쓰루 비아 ( 116 ) 에 이용 가능 한 공간 은 제한 될 수 있 는데 , 특히 집 적 회로 다이 ( 50 A 및 50 B ) 가 SoC 등 의 대형 풋 프린트 를 갖 는 디바이스 를 포함 하 는 경우 이 다 . 후면 재배 선 구조 ( 106 ) 를 사용 하 면 , 패키지 영역 ( 100 A 및 100 B ) 에서 쓰루 비아 ( 116 ) 에 이용 할 수 있 는 공간 이 제한 적 일 때 인터 커넥트 배열 을 개선 할 수 있 다 .