도 13 a 는 이러 한 문제점 을 해결 할 수 있 는 본 실시 예 에 따른 리세트 전류 / 전압 바이어스 회로 ( 21 A ) 를 도시 한다 . 회로 ( 21 A ) 는 리세트 전류 IRES 를 공급 하 도록 동작 하 는 정전 류 원 으로서 기능 하 는 전류 미러 회로 ( 21 a ) 및 리세트 전류 IRES 의 저감 을 검출 하 여 리세트 전류 IRES 의 공급 을 중단 하 도록 동작 하 는 모니터 회로 를 포함 한다 . 모니터 회로 는 연산 증폭기 ( OP 1 ) , 인버터 ( IV 3 ) , 게이트 회로 ( G 1 ) 및 PMOS 트랜지스터 ( Q 22 ) 를 포함 한다 . 전류 미러 회로 ( 21 a ) 는 전류 공급 게이트 들 이 공통 접속 된 PMOS 트랜지스터 들 ( Q 16 , Q 17 ) 및 트랜지스터 들 ( Q 16 , Q 17 ) 에 각각 직렬 접속 된 NMOS 트랜지스터 들 ( Q 18 , Q 20 ) 과 NMOS 트랜지스터 들 ( Q 19 , Q 21 ) 을 포함 한다 .