생성 된 디바이스 레이아웃 은 칩 에 대한 나머지 레이아웃 과 집적 될 수 있 다 . 로직 합성 툴 은 IP 코어 에 대한 합성 스 크 립 들 및 IP 코어 들 의 RTL 설계 파일 을 수신 한다 . 로직 합성 툴 은 또한 셀 라이브러리 로부터 설계 에서 사용 된 로직 게이트 들 의 특징 을 수신 한다 . RTL 코드 는 IP 블록 들 의 시스템 을 포함 하 는 SOC 를 예시 화 하 기 위해 생성 될 수 있 다 . 고정 RTL 및 합성 스 크 립 들 을 갖 는 IP 블록 들 의 시스템 은 시뮬레이션 되 고 검증 될 수 있 다 .