또한 , 하부 제 어부 ( 52 ) 는 리드 스트로브 신호 RD _ STROBE < 4 > 와 리드 스트로브 신호 RD _ STROBE < 5 > 를 노아 조합 하 는 노아 게이트 ( NR 3 ) , 리드 스트로브 신호 RD _ STROBE < 6 > 와 리드 스트로브 신호 RD _ STROBE < 7 > 를 노아 조합 하 는 노아 게이트 ( NR 4 ) , 두 노아 게이트 ( NR 3 , NR 4 ) 에서 출력 된 신호 를 낸드 조합 하 는 낸드 게이트 ( NA 2 ) , 및 낸드 게이트 ( NA 2 ) 에서 출력 된 신호 를 지연 시켜 제어 신호 RGIO _ CTRL _ DN 로 출력 하 는 지연 소자 ( DL 2 ) 로 구성 될 수 있 다 .