상기 기술 과제 를 위한 본 발명 의 일 관점 은 , 피 모스 ( PMOS ) 트랜지스터 를 위한 제 1 게이트 및 엔 모스 ( NMOS ) 트랜지스터 를 위한 제 2 게이트 의 레이아웃 을 설계 하 는 단계 , 상기 제 1 및 제 2 게이트 별로 달리 수반 되 는 식각 바이어스 ( etch bias ) 를 보상 하 게 상기 제 1 및 제 2 게이트 각각 의 선폭 ( CD ) 크기 를 달리 재 조정 하 는 단계 , 및 상기 선폭 크기 가 재 조정 된 제 1 및 제 2 게이트 의 레이아웃 에 대해 광 근접 효과 보정 ( OPC ) 하 는 단계 를 포함 하 는 듀얼 폴리 실리콘 게이트 에 대한 광 근접 효과 보정 방법 을 제시 한다 .