또한 , 본 발명 의 반도체 소자 는 상기 제 1 랜딩 플러그 ( LP 1 ) 를 게이트 ( 210 ) 보다 높 은 높이 를 갖 도록 형성 하 기 위해 랜딩 플러그 용 도전 막 을 게이트 하드 마스크 막 ( 208 ) 이 노출 되 도록 CMP 할 필요 가 없 으므로 , 상기 게이트 하드 마스크 막 ( 208 ) 이 손실 되 는 것 을 최소 화 할 수 있 으며 , 따라서 , 공정 마진 의 부족 으로 인해 유발 되 는 비트 라인 콘 택 플러그 및 그 에 인접 한 게이트 ( 210 ) 간 의 단락 을 방지 하 여 후속 공정 및 테스트 과정 시 제조 수율 을 향상 시킬 수 있 다 .