상술 한 본 발명 에 따르 면 , 게이트 가 기판 속 에 매몰 되 어 형성 되 는 트렌치 형 게이트 를 형성 하 여 게이트 저항 을 낮출 수 있 고 , 유효 채널 의 길이 가 게이트 가 기판 위 에 형성 된 트랜지스터 보다 길 어 지 므로 단 채널 효과 를 줄일 수 있 다 . 따라서 단 채널 효과 를 효율 적 으로 조절 하 여 고집 적 화 된 반도체 소자 의 트랜지스터 를 제조 할 수 있 다 . 또한 실리사이드 부분 이 넓 게 형성 될 수 있 어 트랜지스터 의 저항 을 낮출 수 있 으며 , 한 번 의 마스크 공정 에 의하 여 LDD 영역 과 소오 스 / 드레 인 영역 을 동시 에 형성 할 수 있 어 공정 을 단순 화 시킬 수 있 는 효과 가 있 다 .