반도체 메모리 소자 의 고집 적 화 가 진행 됨 에 따라 , 종래 평면형 트랜지스터 구조 에서 는 셀 ( Cell ) 지역 의 문턱 전압 마진 및 리 프레쉬 시간 감소 문제 로 상당 한 어려움 을 겪 고 있 고 , 나노미터 ( nm ) 급 의 채널 길이 를 형성 하 기 위해서 는 소스 와 드레 인 의 디 플리 션 ( Depletion ) 영역 감소 가 필수 적 이 기 때문 에 반도체 메모리 소자 의 고집 적 화 에 부합 하 는 문턱 전압 을 확보 하 면서 리프 레 쉬 특성 을 확보 하 기 위한 다양 한 연구 들 이 활발 하 게 진행 되 고 있 다 .