전력 소모 를 줄일 수 있 는 반도체 메모리 장치 의 승압 전압 발생 회로 가 개시 되 어 있 다 . 승압 전압 발생 회로 는 제 1 프리 차지 회로 , 제 2 프리 차지 회로 , 제 1 용량 성 소자 , 제 2 용량 성 소자 , 및 결합 회로 를 구비 한다 . 제 1 프리 차지 회로 는 제 1 전원 전압 을 사용 하 여 제 1 노드 를 프리 차지 하 고 , 제 2 프리 차지 회로 는 제 2 전원 전압 을 사용 하 여 제 2 노드 를 프리 차지 한다 . 제 1 용량 성 소자 는 제 1 펄스 신호 에 응답 하 여 제 1 노드 를 부스 팅 하 고 , " 제 2 용량 성 소자 는 제 2 펄스 신호 에 응답 하 여 제 2 노드 를 부스 팅 한다 . 결합 회로 는 부스 팅 인 에 이 블 신호 와 셀프 리 프레쉬 제 어 신호 에 응답 하 여 제 1 노드 를 제 2 노드 에 전기 적 으로 연결 한다 . 제 3 트랜지스터 는 서브 워드 라인 구동 신호 의 로직 "" 하이 "" 상태 보다 낮 은 제 3 전압 에 응답 하 여 메인 워드 라인 구동 신호 를 서브 워드 라인 에 제공 한다 . "