도 9 에 예시 된 SJ - MOS 트랜지스터 ( 102 ) 는 도 1 a 및 1 b 에서 의 SJ - MOS 트랜지스터 ( 100 ) 와 단지 제 1 칼럼 층 ( 13 a ) 및 제 2 칼럼 층 ( 13 b ) 의 두께 ( W 3 n , W 3 p 및 W 4 n , W 4 p ) 만 다르 다 . SJ - MOS 트랜지스터 ( 102 ) 및 SJ - MOS 트랜지스터 ( 100 ) 는 다른 구조 의 파라미터 에서 서로 동일 하 다 . 도 9 에서 의 SJ - MOS 트 래지 스터 ( 102 ) 에서 는 , 제 1 칼럼 층 ( 13 a ) 에서 의 N 형 칼럼 층 ( 21 n ) 의 폭 ( W 3 n ) 이 SJ - MOS 트랜지스터 ( 100 ) 에서 보다 더 넓 게 설정 되 고 ( W 3 n > W 1 n ) , 제 2 칼럼 층 ( 13 b ) 에서 의 N 형 칼럼 층 ( 21 n ) 의 폭 ( W 4 n ) 이 SJ - MOS 트랜지스터 ( 100 ) 보다 더 좁 게 설정 된다 ( W 4 n < W 2 n ) . 또한 , 도 9 에서 의 SJ - MOS 트랜지스터 ( 102 ) 는 | W 3 n - W 3 p | = | W 4 n - W 4 p | 의 관계 가 성립 하 도록 설정 된다 . 도 9 에서 의 수학 적 표현 에 의해 나타낸 바 와 같이 , 각각 의 칼럼 층 에서 는 다음 과 같 은 관계 가 성립 한다 . 즉 , 제 1 칼럼 층 ( 13 a ) 에서 는 Dc ∝ ( Xan ㆍ W 1 n - Xap ㆍ W 1 p ) > 0 이고 , 제 2 칼럼 층 ( 13 b ) 에서 는 Db ∝ ( Xan ㆍ W 2 n - Xap ㆍ W 2 p ) < 0 이 다 . 여기 서 , Xap , = Xan 및 d 1 = d 2 = d / 2 이 다 .