이하 , 도 38 내지 도 46 을 참조 하 면서 , 본 실시 형태 에 있 어서 의 반도체 장치 의 제조 방법 을 구체 적 으로 설명 한다 . 도 38 내지 도 46 은 본 발명 의 제 2 실시 형태 에 있 어서 의 반도체 장치 의 제조 공정 의 설명도 이 다 . 제 1 , 제 2 영역 ( R 1 , R 2 ) 에 형성 된 소자 영역 ( 1 A , 1 B ) 에 대하 여 , 웰 주입 과 채널 주입 이 종료 되 면 , 도 38 에 도시 하 는 바 와 같이 , HDP - CVD 에 의해 , 산화 막 ( 5 ) 및 산화 막 ( 7 ) 상 에 , 산화 막 ( 30 ) 을 퇴적 한다 . 산화 막 ( 30 ) 의 두께 는 100 ㎚∼ 200 ㎚ 정도 로 한다 . 본 실시 형태 에서 는 , 산화 막 ( 30 ) 을 사용 하 고 있 으나 , 예컨대 TEOS ( Tetra Ethyl Ortho Silicate ) 여도 좋 다 .