한편 , 테스트 제 어부 ( 500 ) 는 FPGA 칩 ( 100 ) 을 컴 패 레이터 로 동작 시키 고자 할 때 에 는 기준 전압 ( VTT ) 이 연결 회로 부 ( 210 ) 에 인가 되 도록 기준 전 압공 급부 ( 300 ) 를 제어 하 면서 ALPG 칩 ( 400 ) 에서 발생 되 는 메모리 테스트 패턴 이 FPGA 칩 ( 100 ) 에 입력 되 지 않 도록 제어 하 게 된다 . 이 에 따라 , 연결 회로 부 ( 210 ) 를 통해 DUT ( 800 ) 로부터 입력 되 는 반도체 디바이스 의 판독 신호 가 하 이레 벌 컴 패 레이터 회로 ( 113 ) 및 로우 레벨 컴 패 레이터 회로 ( 123 ) 에 입력 되 는 것 이 다 . 이때 , 판독 신호 의 레벨 이 ' Vdut ' 라고 한다면 각 컴 패 레이터 회로 ( 113 , 123 ) 로 는 ' VTT + Vdut ( 이하 , VDUT ) ' 가 인가 되 는 바 , 이렇게 하이 레벨 컴 패 레이터 회로 ( 113 ) 으로 인가 되 는 VDUT 값 이 미리 정해진 하이 레벨 출력 전압 ( high level output voltage ; VOH ) 보다 높 은 경우 에 는 하이 레벨 컴 패 레이터 회로 ( 113 ) 가 논리 값 ' 1 '( 또는 ' 0 ') 을 출력 하 게 된다 . 한편 , 로우 레벨 컴 패 레이터 회로 ( 123 ) 으로 인가 되 는 VDUT 값 이 미리 정해진 로우 레벨 출력 전압 ( low level output voltage ; VOL ) 보다 낮 은 경우 에 는 로우 레벨 컴 패 레이터 회로 ( 113 ) 가 논리 값 ' 1 '( 또는 ' 0 ') 을 출력 하 게 된다 . 여기 서 , VTT 는 ' VLL < VTT < VIH ' 의 관계 가 성립 되 어야 할 것 이 다 .