본 개시 의 일부 양상 은 , 반도체 기판 의 메모리 영역 과 로직 영역 사이 에 있 는 아이 솔 레 이 션 구조물 위 에 게이트 유전체 층 을 형성 하 는 것 을 포함 하 는 , IC 를 형성 하 는 방법 에 관한 것 이 다 . 게이트 전극 층 이 게이트 유전체 층 위 에 형성 되 고 , 하드 마스크 가 게이트 전극 층 위 에 형성 되 고 , 캐 핑 층 이 하드 마스크 위 에 형성 된다 . 캐 핑 층 및 하드 마스크 는 , 아이 솔 레 이 션 영역 위 의 측벽 을 정의 하 는 제 1 에칭 프로세스 를 이용 해 패 터닝 되 며 , 측벽 은 로직 영역 과 마주 하 고 캐 핑 층 및 하드 마스크 를 포함 한다 . 하드 마스크 는 측벽 내 에서 적어도 부분 적 으로 측 방향 으로 후퇴 되 도록 에칭 된다 . 일부 실시 예 에서 , 측벽 을 정의 하 는 에칭 프로세스 는 이방성 에칭 프로세스 이 고 , 하드 마스크 를 측 방향 으로 후퇴 시키 는 에칭 은 등방성 에칭 프로세스 이 다 . 일부 실시 예 에서 , 측벽 을 정의 하 는 에칭 프로세스 는 건식 에칭 프로세스 이 고 , 하드 마스크 를 측 방향 으로 후퇴 시키 는 에칭 은 습식 에칭 프로세스 이 다 . 스 페이서 재료 층 이 캐 핑 층 및 측벽 위 에 형성 되 고 , 측벽 을 덮 는 스 페이서 를 형성 하 도록 제 2 에칭 프로세스 를 이용 해 에칭 된다 . 일부 실시 예 에서 , 제 1 에칭 프로세스 는 게이트 전극 층 상 에서 정지 한다 . 일부 실시 예 에서 , 측벽 내 에서 측 방향 으로 후퇴 되 도록 하드 마스크 를 에칭 한 후 에 그리고 스 페이서 재료 층 을 형성 하 기 전 에 , 게이트 전극 층 이 측벽 을 연장 하 도록 관통 에칭 된다 .