SOC 는 , 도 1 에 도시 한 요소 이외 에 외부 클록 신호 ( ECLK ) 를 받 아 클록 신 호 ( CLK ) 를 생성 하 는 PLL ( Phase Locked Loop ) 회로 를 갖 고 있 다 . 외부 클록 신호 ( ECLK ) 는 , SOC 내부 에서 생성 되 어도 좋 으며 , SOC 가 탑재 되 는 시스템 기판 상 의 발진 회로 로부터 공급 되 어도 좋 다 . PLL 회로 ( 클록 생 성부 ) 는 , 저 레벨 의 설정 값 ( HFZ ) 을 받 고 있 는 동안 , 낮 은 주파수 의 클록 신호 ( CLK ) ( 예컨대 , 50 ㎒) 를 출력 하 며 , 고 레벨 의 설정 값 ( HFZ ) 을 받 고 있 는 동안 , 높 은 주파수 의 클록 신호 ( CLK ) ( 예컨대 , 100 ㎒) 를 출력 한다 . MPU 는 , 판 정부 ( JUDG ) 에 의해 판정 된 동작 모드 에 기초 하 여 입출력 회로 ( MI / O ) 의 구동 능력 및 레이턴 시 를 변경 하 기 위해 설정 값 ( TYPZ , LT 4 Z ) 에 따라 , DRAM 의 모드 레지스터 ( 도 5 에 도시 ) 를 설정 하 기 위한 커맨드 신호 ( 모드 레지스터 설정 커맨드 ) 를 메모리 컨트롤러 ( DRAMC ) 에 출력 한다 .