도 9 는 도 8 의 ( a ) 및 ( b ) 에 도시 된 메모리 디바이스 중 하나 의 상세 사항 을 도시 한 것 이 다 . 도 8 의 ( a ) 및 ( b ) 에 도시 된 메모리 디바이스 의 각각 은 동일 한 구조 를 갖 는다 . 도 9 를 참조 하 면 , 도 8 의 ( a ) 및 ( b ) 에 도시 된 디바이스 중 어느 하나 를 나타내 는 디바이스 ( i ) 는 이전 의 디바이스 로부터 입력 신호 ( 173 ) 를 수신 하 는 입력 회로 ( 172 ) 를 가지 고 , 디바이스 ( i - 1 ) 는 출력 신호 ( 175 ) 를 다음 디바이스 에 제공 하 는 출력 회로 ( 174 ) 를 가지 며 , 디바이스 ( i + 1 ) 는 클록 회로 ( 176 ) 및 메모리 코어 회로 ( 178 ) 를 갖 는다 . 입력 공통 동기 클록 신호 CLKcsyc ( 177 ) 에 응답 하 여 , 클록 회로 ( 176 ) 는 동작 을 위해 클록 을 , 입력 회로 ( 172 ) , 메모리 코어 회로 ( 178 ) 및 출력 회로 ( 174 ) 로 전한다 . 입력 회로 ( 172 ) 및 출력 회로 ( 174 ) 는 클록 신호 CLKcsyc 에 응답 하 여 인터페이스 동작 을 실행 한다 .