구체 적 으로 , 제 2 기판 ( 200 ) 상 에 서로 교차 하 는 다수 의 게이트 배선 ( 미 도시 ) 들 및 데이터 배선 ( 미 도시 ) 들 이 배치 되 어 , 매트릭스 형태 를 갖 는 다수 의 화소 ( P ) 들 이 정의 된다 . 상기 각 화소 ( P ) 상 에 상기 게이트 배선 ( 미 도시 ) 및 상기 데이터 배선 ( 미 도시 ) 과 전기 적 으로 연결 된 박막 트랜지스터 ( Tr ) 가 배치 되 어 있 다 . 여기 서 , 박막 트랜지스터 ( Tr ) 는 상기 게이트 배선 에서 분기 된 게이트 전극 ( 205 ) , 상기 데이터 배선 에서 분기 된 소스 전극 ( 225 ) 및 소스 전극 ( 225 ) 과 이격 된 드레 인 전극 ( 235 ) 및 게이트 전극 ( 205 ) 과 소스 / 드레 인 전극 ( 225 , 235 ) 사이 에 개재 된 반도체 층 ( 215 ) 을 포함 한다 . 또한 , 게이트 전극 ( 205 ) 과 반도체 층 ( 215 ) 사이 에 는 게이트 절 연막 ( 210 ) 이 개재 되 어 있 다 .