도 6 은 본 발명 의 다양 한 실시 예 에 따른 신경 셀 의 일반 적 내부 회로 를 나타낸다 . 신경 셀 ( 602 ) 은 신호 들 을 출력 핀 들 ( 604 , 606 ) 을 경유 하 여 멤 리스터 심벌 ( 608 ) 과 같 은 멤 리스터 심벌 들 로 표현 되 는 멤 리 스티브 시냅스 형 나노 와 이 어 접합 들 을 통해 뉴로 모 픽 회로 의 이웃 계산 셀 들 로 출력 한다 . 신경 셀 은 제 1 입력 핀 ( 610 ) 을 통해 억제 성 신호 들 을 , 제 2 입력 핀 ( 612 ) 을 통해 흥분 성 신호 들 을 수신 한다 . 도 6 의 출력 신호 들 , 억제 성 입력 신호 들 및 흥분 성 입력 신호 들 에 대한 핀 들 의 할당 은 도 4 와 관련 하 여 설명 된 것 과 동일 하 지만 , 대안 실시 예 들 에서 는 상이 한 할당 들 이 이루어질 수 있 으며 , 주어진 하이브리드 마이크 로 스케일 - 나노 스케일 뉴로 모 픽 집 적 회로 는 계산 셀 들 에 대한 다양 한 상이 한 핀 할당 을 이용 할 수 있 다 . 도 6 에 도시 된 신경 셀 에서 는 , 간단 한 연산 증폭기 기반 합산 회로 들 ( 614 , 616 ) 을 이용 하 여 , 흥분 성 입력 신호 들 및 억제 성 입력 신호 들 을 합산 함 으로써 , 도 5 a - e 와 관련 하 여 전술 한 신호 생성 , 적분 및 임계 기능 들 을 구현 하 는 신경 셀 ( 624 ) 의 내부 회로 로 입력 되 는 합산 된 흥분 성 신호 입력 신호 ( 620 ) 및 합산 된 억제 성 신호 입력 신호 ( 622 ) 를 생성 한다 . 누설 적분 , 신호 합성 및 임계 화 에 이용 되 는 회로 들 의 정확 한 특성 은 신경 셀 에 의해 수신 되 는 입력 신호 들 의 특성 및 신경 셀 에 의해 구현 되 는 정확 한 수학 적 모델 에 의존 한다 . 예 를 들 어 , 연산 증폭기 및 커패시터 기반 적분 회로 가 누설 적분 에 이용 될 수 있 으며 , 다양 한 타입 의 연산 증폭기 기반 합산 회로 가 신호 합성 을 위해 2 개 의 합산 된 입력 신호 ( 620 , 622 ) 를 선형 으로 결합 하 는 데 사용 될 수 있 다 .