상술 한 바 와 같이 , 이러 한 방식 을 이용 할 경우 , 위상 검 출부 ( 10 ) 내 의 지연 라인 ( 11 ) 에 의해 시스템 의 초기 동작 후 로부터 위상 동기 ( phase lock ) 가 될 때 까지 오랜 시간 이 걸린다 . 따라서 , 기준 클럭 ( Ref . Clk ) 의 위상 값 검출 에 많 은 시간 이 소요 되 기 때문 에 시스템 초기 동작 시간 이 길 어 진다 . 즉 , " 시스템 초기 동작 후 제 1 위상 신호 ( phase 1 ) 및 제 2 위상 신호 ( phase 2 ) 의 출력 이 계속 해서 위상 동기 되 지 않 다가 지연제 어 신호 ( Sel _ Num ) 값 이 "" N "" 이 되 서 야 제 1 위상 신호 ( phase 1 ) 의 출력 이 "" 하이 ( high ) """," 제 2 위상 신호 ( phase 2 ) ( 14 ) 의 출력 이 "" 로우 ( low ) "" 로 전환 되 어 위상 동기 가 되 었 다면 ", 기준 클럭 의 위상 값 을 검출 하 는 데 N 클럭 사이클 이 소요 되게 된다 .