도 2 는 다른 예시 적 인 구성 을 나타내 는 NAND 메모리 어레이 ( 12 a ) 를 갖 는 구조 ( 10 a ) 를 도시 한다 . 도 2 의 구성 은 갭 들 ( 45 ) ( 도 1 ) 이 전하 - 저장 재료 ( 44 ) 의 얇 은 영역 들 ( 51 ) 로 대체 된다는 것 을 제외 하 고 는 도 1 의 구성 과 유사 하 다 . 얇 아 진 영역 ( 51 ) 은 제어 게이트 영역 ( 35 ) 을 따라 전하 - 저장 재료 의 두께 T 1 보다 훨씬 작 은 두께 T 4 를 가진다 . 얇 아 진 영역 ( 51 ) 은 전하 이동 을 방해 하 기 에 충분히 얇 게 형성 되 어서 하나 의 메모리 셀 로부터 다른 메모리 셀로 의 전하 이동 을 방해 하 는 메모리 셀 들 ( 36 ) 간 에 개재 된 영역 들 에 대응 한다 . 일부 실시 예 에서 , 얇 아 진 영역 ( 51 ) 의 두께 T 4 는 메모리 셀 ( 36 ) 내 의 전하 - 저장 재료 세그먼트 의 두께 T 1 의 1 / 2 보다 작 을 수 있 다 . 일부 실시 예 에서 , 얇 아 진 영역 ( 51 ) 의 두께 T 4 는 약 2 nm 미만 , 약 1 nm 미만 , 약 0 . 5 nm 미만 등 일 수 있 다 . 일부 실시 예 들 에서 , 얇 아 진 영역 들 ( 51 ) 은 약 1 단일 층 두께 일 수 있 다 .