도 6 c 를 참조 하 면 , 제 2 소스 하부 전극 ( 322 a ) , 제 2 드레 인 하부 전극 ( 323 a ) , 제 2 커패시터 전극 ( 142 ) , 및 제 1 층간 절연 층 ( 113 ) 상 에 제 2 버퍼 층 ( 114 ) 의 제 2 버퍼 하부 층 ( 114 a ) 이 형성 될 수 있 다 . 그리고 , 제 2 버퍼 하부 층 ( 114 a ) 상 에 제 2 버퍼 상부 층 ( 114 b ) 이 형성 될 수 있 다 . 도 6 c 내지 도 6 f 에서 는 , 제 2 버퍼 층 ( 114 ) 이 제 2 버퍼 하부 층 ( 114 a ) 및 제 2 버퍼 상부 층 ( 114 b ) 을 포함 한 는 2 중층 으로 형성 되 지만 , 이 에 한정 되 지 는 않 는다 . 예 를 들 어 , 제 2 버퍼 층 ( 114 ) 은 단일 층 으로 형성 될 수 있 다 . 제 2 버퍼 층 ( 114 ) 상 에 제 3 박막 트랜지스터 ( 330 ) 의 제 3 액티브 층 ( 331 ) 이 형성 될 수 있 다 . 제 3 액티브 층 ( 331 ) 은 제 1 커패시터 전극 ( 141 ) 및 제 2 커패시터 전극 ( 142 ) 과 중첩 하 도록 배치 될 수 있 다 . 그리고 , 제 3 액티브 층 ( 331 ) 은 산화물 반도체 로 이루어질 수 있 다 .