또한 n 번 째 시프트 레지스터 ( SRn ) 의 제 2 구 동부 ( sub 2 - SRn ) 는 제 2 입력 신호 단자 ( FLMDN ) 에서 n - 1 번 째 시프트 레지스터 ( SRn - 1 , 도면 미 도시 ) 로부터 중간 출력 된 제 2 중간 출력 신호 를 전달 받 아 n 번 째 단 의 제 2 중간 출력 신호 ( DN [ n ] ) 를 생성 한다 . 이때 상기 제 2 중간 출력 신호 ( DN [ n ] ) 는 n + 1 번 째 시프트 레지스터 ( SRn + 1 ) 의 제 2 구 동부 ( sub 2 - SRn + 1 ) 의 제 2 입력 신호 단자 ( FLMDN ) 에 전달 되 고 , 동시 에 n 번 째 단의 버퍼 부 ( B - SRn ) 에 전달 된다 .