도 18 의 단면도 ( 1800 ) 에 의해 예시 된 바 와 같이 , 메모리 ARC ( 1506 ) ( 도 17 참조 ) 를 제거 하 도록 그리고 그 의 상부 표면 이 제어 게이트 전극 ( 138 ) 의 상부 표면 과 대략 동등 해질 때 까지 선택 게이트 층 ( 1504 ) 을 박 형 화 하 도록 프로세스 ( 들 ) 가 수행 될 수 있 다 . 이 프로세스 는 소거 게이트 전극 ( 144 ) 을 형성 한다 . 제거 및 박 형 화 는 , 메모리 ARC ( 1506 ) 및 선택 게이트 층 ( 1504 ) 이 대략 동일 한 감응 도 를 갖 는 에칭 프로세스 ( 들 ) 를 이용 해 수행 될 수 있 다 . 메모리 ARC ( 1506 ) 는 선택 게이트 층 ( 1504 ) 이 노출 될 때 까지 에칭 백 될 수 있 으며 , 그 후 에 선택 게이트 층 ( 1506 ) 및 메모리 ARC ( 1506 ) 는 메모리 ARC ( 1506 ) 가 완전히 제거 될 때 까지 함께 에칭 백 될 수 있 다 . 그 다음 , 선택 게이트 층 ( 1504 ) 은 그 의 상부 표면 이 제어 게이트 전극 ( 138 ) 의 상부 표면 과 대략 동등 해질 때 까지 에칭 백 될 수 있 다 . 에칭 프로세스 는 실질 적 으로 평면 표면 을 갖 는 리세 싱 된 선택 게이트 층 ( 1504 ) 을 남긴다 . 에칭 후 에 도 펀트 가 선택 게이트 층 ( 1504 ) 안 으로 주입 될 수 있 으며 , 그 후 에 도 펀트 를 활성 화 시킬 어닐링 이 이어질 수 있 다 .