도 7 은 기존 의 은 / 비정질 실리콘 / 니켈 디바이스 구조 를 갖 는 제 4 스위칭 디바이스 로부터 측정 되 는 I - V 그래프 ( 700 ) 를 예시 한다 . 제 2 스위칭 디바이스 에서 의 비정질 실리콘 은 약 섭씨 370 도 의 증착 온도 에서 플라 즈 마 증강 된 화학 기상 증착 프로세스 를 이용 하 여 증착 된다 . 제 3 스위칭 디바이스 및 제 4 스위칭 디바이스 둘 모두 는 약 60 nm x 60 nm 의 셀 크기 를 가진다 . 전형 적 으로 , CVD 방법 에 의해 섭씨 370 도 에서 증착 된 비정질 실리콘 재료 는 섭씨 510 도 에서 증착 된 것 보다 훨씬 더 낮 은 결함 밀도 를 가진다 . 따라서 , 제 4 디바이스 는 제 3 스위칭 디바이스 의 온 상태 전류 보다 더 낮 은 온 상태 전류 를 가지 는 것 으로 예상 된다 . 그러나 , 비정질 실리콘 및 제 1 금속 재료 , 이 경우 에 는 니켈 ( nickel ) 에 의해 형성 되 는 계면 영역 에서 결함 밀도 가 더 높 으므로 , 제 4 디바이스 의 온 상태 전류 ( 그래프 ( 700 ) ) 는 제 3 디바이스 의 온 상태 전류 ( 그래프 ( 600 ) ) 보다 mA 범위 에 있 어서 훨씬 더 높 다 . 높 은 전류 는 신뢰 성 없 는 디바이스 동작 으로 귀착 되 므로 , 높 은 전류 는 바람직 하 지 않 다 . 제 3 스위칭 디바이스 에서 의 폴리 실리콘 버퍼 층 은 제 1 전극 근처 에서 의 과도 한 결함 밀도 를 예방 하 고 , 프로그래밍 전류 는 그래프 ( 600 ) 에서 도시 된 바 와 같이 uA 범위 에 있 어서 훨씬 더 낮 다 . 또한 , 프로그래밍 전류 를 제어 하 고 디바이스 성능 을 더욱 증대 시키 기 위하 여 , 폴리 실리콘 버퍼 층 은 그 두께 또는 전도율 을 변경 함 으로써 용이 하 게 수정 될 수 있 다 . 당업자 는 다른 변형 예 들 , 수정 예 들 , 및 대안 들 을 인식 할 것 이 다 .