그러나 , 본 발명 에 따른 반도체 메모리 소자 ( 1 ) 는 복수 의 베리드 콘 택 ( 170 ) 를 형성 한 후 에 복수 의 절연 펜스 ( 180 ) 를 형성 하 므로 , 복수 의 베리드 콘 택 ( 170 ) 과 복수 의 활성 영역 ( 118 ) 사이 의 전기 적 연결 신뢰 성 이 향상 되 고 , 전기 적 특성 의 산포 가 감소 될 수 있 다 . 또한 복수 의 절연 펜스 ( 180 ) 를 식각 공정 에 의하 여 형성 하 지 않 고 , 복수 의 펜스 홀 ( 180 H ) 을 채우 는 다마 신 ( damascene ) 방식 으로 형성 하 므로 , 복수 의 절연 캡 핑 라인 ( 148 ) 및 복수 의 절연 스 페이서 구조 체 ( 150 ) 의 상측 부분 에 손실 이 방지 하 는 것 을 최소 화 할 수 있 어 , 복수 의 비트 라인 ( 147 ) 사이 의 기생 커패시턴스 가 증가 하 는 것 을 방지 할 수 있 다 .