선행 전송 들 을 저장 하 기 위해 사용 된 모든 메모리 가 필드 프로그램 가능 한 게이트 어레이 ( FPGA ) 에 저장 되 지 않 을 수 도 있 다면 , 데이터 는 외부 메모리 에 저장 될 수 도 있 으며 , TTI 사용 자 들 은 온 보드 ( 내부 ) 캐시 ( 202 ) 외부 에서 프로세싱 될 수 도 있 다 . 다음 도 2 A 는 본 발명 의 장치 및 방법 을 구현 하 는 트래픽 간섭 메모리 관리자 ( TIMM ) ( 200 ) 의 고 레벨 블록 도 를 도시 한다 . 예 를 들 어 , 전체 메모리 가 FPGA 에 저장 되 지 않 을 수 도 있 는 경우 , 인입 안테나 샘플 들 과 같 은 데이터 는 외부 저 대역폭 메모리 ( 204 ) 에 저장 될 수 도 있 으며 , 2 ms TTI 사용 자 들 은 고 대역폭 온 보드 캐시 ( 202 ) 외부 에서 프로세싱 된다 . 외부 저 대역폭 메모리 ( 204 ) 의 예 는 도 2 A 의 4 배 데이터 레이트 II ( QDRII : Quad Data Rate II ) 메모리 로 도시 된다 . ( QDRII 메모리 외 에 , 다른 타입 의 외부 메모리 가 사용 될 수 도 있 다 . ) 이러 한 QDRII 메모리 는 관련 시간 프레임 동안 각각 의 입력 안테나 ( 318 ) 에 대한 전체 파형 을 보유 할 정도 로 충분히 크 다 . 메모리 제어기 ( 206 ) 는 외부 메모리 로 의 데이터 기록 및 외부 메모리 로부터 의 데이터 판독 을 제어 하 기 위해 사용 될 수 도 있 다 . 이러 한 메모리 제어기 는 도 2 A 에 도시 된다 .