도 2 a 를 참조 하 면 , 반도체 기판 ( 110 ) 의 셀 영역 ( C ) , 주변 회로 부 의 PMOS 트랜지스터 영역 ( P ) 및 주변 회로 부 의 NMOS 트랜지스터 영역 상부 에 통상 의 STI 공정 을 수행 하 여 소자 분리 막 ( 112 ) 을 형성 한 다음 , 그 상부 에 통상 의 방법 으로 게이트 층 ( 114 ) 및 게이트 하드 마스크 층 ( 116 ) 의 적층 패턴 으로 이루어지 는 게이트 를 형성 한다 .