더욱 구체 적 으로 , 도 2 a 를 참조 하 여 , 반도체 구 조체 ( 10 ) 는 여기 서 는 , 예 를 들 어 실리콘 ( Si ) , 실리콘 카바이드 ( SiC ) , 또는 실리콘 온 절연체 ( silicon on insulator , SOI ) 를 포함 하 는 것 으로 더욱 상세 하 게 도시 된다 . 기판 ( 32 ) 의 상부 위 에 III 족 - N 반도체 층 ( 34 ) 의 층 은 , 여기 서 는 , 예 를 들 어 기판 ( 32 ) 의 상부 면 상 에 약 ~ 1 내지 5 미크론 의 두께 를 갖 는 기판 ( 32 ) 의 상부 상의 III 족 - N 반도체 층 ( 34 ) 의 층 , 그 후 상기 III 족 - N 반도체 층 ( 34 ) 의 상부 면 상 에 , 예 를 들 어 약 5 내지 30 nm 의 두께 를 갖 는 알루미늄 갈륨 질화물 ( AlxGa 1 - xN , 식 중 x 는 0 < x ≤ 1 ) 의 제 2 의 III 족 - N 반도체 층 ( 36 ) 을 포함 한다 . 여기 에서 층 ( 34 ) 은 도시 되 지 않 는 결정핵 생성 ( nucleation ) 및 변형 방지 층 ( strain relief layer ) ; 일반 적 으로 알루미늄 질화물 ( AlN ) 및 알루미늄 갈륨 질화물 ( AlxGa 1 - xN , 식 중 x 는 0 < x ≤ 1 ) 을 포함 하 는 GaN 완충 ( buffer ) 구 조체 인 것 으로 이해 해야 한다 . 도 1 a 에 도시 되 는 메사 ( mesa ) 구조 를 형성 하 기 위해 III 족 - N 반도체 층 ( 34 ) 및 III 족 - N 반도체 층 ( 36 ) 의 일부 를 제거 하 는 데 종래 의 실리콘 ( Si ) 주조 호환 ( compatible ) , 감산 적 패 터닝 ( 리소그래피 및 에칭 ) 기술 이 사용 된다 . 그러나 , 도 1 a 의 에칭 된 메사 구 조체 에 의해 제공 되 는 전기 적 절연 ( electrical isolation ) 은 이온 주입 ( 에칭 대신 에 ) , 여기 서 는 예 를 들 어 동일 한 마스킹 층 의 질소 에 의해 제공 될 수 있 음 을 주목 한다 . 이 는 평면 구 조체 를 야기 한다 . 하 기 에 설명 되 는 바 와 같이 , 구 조체 ( 10 ) 는 도 1 a 및 1 b 에서 상기 도시 되 는 다중 - 게이트 FET ( 12 ) 을 형성 하 기 위해 가공 될 것 이 다 . 핑거 형 게이트 전극 구 조체 ( 141 - 144 ) , 드레 인 전극 구 조체 ( 181 - 182 ) , 및 소스 전극 구 조체 ( 221 - 223 ) 가 메사 ( 11 ) 상 에 있 지만 , 게이트 패드 ( 16 ) , 드레 인 패드 ( 20 ) , 및 2 개 의 패드 ( 261 , 262 ) 는 메사 ( 11 ) 의 밖 에 있 는 것 에 주목 한다 .