도 31 은 본 발명 의 실시 예 에 따라 CNT 를 사용 한 GAA FET 의 순차 적 제조 프로세스 의 다양 한 단계 중 하나 를 도시 한다 . 도 13 a 내지 도 14 b 와 유사 하 게 , CNT ( 100 ) 의 채널 영역 이 해제 된 이후 , 도 31 에 도시 된 바 와 같이 , 게이트 유전체 층 ( 102 ) 이 CNT ( 100 ) 주위 에 형성 되 고 , 하나 이상 의 일 함수 조정 층 ( 104 ) 이 게이트 유전체 층 ( 102 ) 상 에 형성 되 고 , 게이트 전극 층 ( 106 ) 이 일 함수 조정 층 ( 104 ) 위 에 형성 된다 . 그 후 , 추가 CMOS 프로세스 가 수행 되 어 , 추가 적 인 층간 유전체 층 , 콘 택 / 비아 , 상호 연결 금속 층 및 패 시베이 션 층 등 과 같 은 다양 한 피쳐 를 형성 한다 .