본 발명 의 일 실시 예 는 베이스 기판 , 베이스 기판 상 에 배치 된 제 1 박막 트랜지스터 , 제 2 박막 트랜지스터 및 제 1 커패시터 를 포함 하 는 반도체 장치 를 제공 한다 . 제 1 박막 트랜지스터 는 제 1 입력 전극 , 제 1 출력 전극 , 결정질 반도체 를 포함 하 는 제 1 반도체 패턴 , 및 제 1 반도체 패턴 상 에 배치 된 제 1 제어 전극 을 포함 한다 . 제 2 박막 트랜지스터 는 제 2 입력 전극 , 제 2 출력 전극 , 제 2 제어 전극 , 및 제 2 제어 전극 상 에 배치 되 고 산화물 반도체 를 포함 하 는 제 2 반도체 패턴 , 및 제 2 반도체 패턴 상 에 배치 되 고 제 2 반도체 패턴 의 일부 를 노출 시키 는 제 2 도전 패턴 을 포함 한다 . 제 1 커패시터 는 제 1 전극 , 제 1 전극 상 에 배치 된 제 2 전극 , 및 제 1 전극 및 제 2 전극 사이 에 배치 되 고 상기 산화물 반도체 를 포함 하 는 제 3 반도체 패턴 을 포함 한다 .