그런데 , 반도체 소자 의 집적도 가 높 아 지 면서 각 소자 를 구성 하 는 회로 소자 들 이 매우 작아져 ESD 보호 회로 를 구성 하 는 데 에 도 더욱 제약 이 생긴다 . 특히 , 가장 큰 제약 중 하나 가 항복 전압 값 인데 , 항복 전압 은 CMOS 트랜지스터 의 절 연막 두께 에 비례 한다 . 최근 절 연막 의 두께 는 현저히 얇 아 져서 20 내지 30 Å 정도 까지 줄어들 었 으므로 항복 전압 도 매우 낮 아 졌 다 . 이렇 듯 항복 전압 이 낮 아 져서 절 연막 이 정전기 의 스트레스 로 인하 여 절연 파괴 될 수 있 다 . 다시 말 해 절 연막 이 깨지 는 현상 이 발생 할 수 있 다 .