도면 에 도시 된 바 와 같이 , 본 발명 에 따른 메모리 장치 의 병렬 테스트 회로 는 , 다수 의 메모리 셀 의 데이터 ( Data ) 를 압축 하 여 압축 된 데이터 를 다수 의 입출력 라인 ( GIO ) 으로 전달 하 기 위한 제 1 압축 부 ( 310 ) ; 및 다수 의 입출력 라인 ( GIO ) 에 실린 데이터 를 압축 하 여 적어도 하나 의 출력 핀 ( DQ ) 으로 출력 하 며 , 데이터 압축 선택 신호 ( TPARAX 1 ) 에 응답 하 여 하나 의 출력 핀 ( DQ ) 에 대응 하 는 압축 대상 입출력 라인 ( GIO ) 의 수 가 달라지 는 제 2 압축 부 ( 320 ) 를 포함 한다 .