도 1 은 , 다수 의 마스터 장치 들 ( 4 , 6 , 8 ) 과 , 이 들 마스터 장치 와 다른 캐시 들 사이 의 코 히 어 런 시 를 관리 하 는 인터 컨 넥 트 ( 10 ) 를 구비 한 데이터 처리 시스템 ( 2 ) ( 예 를 들 어 , 집적회로 또는 시스템 온 칩 ) 의 일례 를 개략 적 으로 나타낸 것 이 다 . 본 실시 예 에서 , 마스터 장치 들 은 , 범용 처리 를 행하 는 중앙 처리 장치 ( CPU ) ( 4 ) 와 , 그래픽 처리 를 행하 는 그래픽 처리 유닛 ( GPU ) ( 6 ) 과 , 네트워크 를 거쳐 데이터 의 송수신 을 제어 하 는 네트워크 인터페이스 제어기 ( NIC ) ( 8 ) 를 구비 한다 . CPU 및 GPU 는 캐시 들 ( 11 , 12 , 14 ) , 예 를 들 어 , 특정 한 코어 들 ( 9 ) 과 관련 된 레벨 1 캐시 들 과 , CPU 에 대한 공유 된 레벨 2 캐시 ( 12 ) 또는 GPU 에 대한 공유 된 캐시 ( 14 ) ( 실제로 는 , GPU 의 코어 들 ( 9 ) 은 개별 적 인 캐시 를 가질 수 도 있 다 ) 를 포함 한다 . NIC ( 8 ) 는 , 네트워크 패킷 송수신 을 제어 하 는 처리 회로 ( 18 ) 와 , 패킷 을 네트워크 에 송신 하 고 네트워크 에서 패킷 을 수신 하 는 네트워크 인터페이스 ( 20 ) 를 갖 는다 . 각각 의 마스터 장치 들 ( 4 , 6 , 8 ) 은 코 히 어 런 트 인터 컨 넥 트 와 상호 작용 하 는 코 히 어 런 시 인터페이스 ( 16 , 22 ) 를 갖 는다 . 예 를 들 어 , 코 히 어 런 시 인터페이스 ( 16 , 22 ) 는 , 해당 마스터 로부터 의 캐시 액세스 에 응답 하 여 필요 한 코 히 어 런 시 프로토콜 트랜잭션 을 발행 하 고 , 적절 한 응답 과 코 히 어 런 시 상태 의 변화 로 인터 컨 넥 트 ( 10 ) 로부터 의 스눕 요구 에 응답 하 는 역할 을 한다 . 이때 , 이것 은 단지 일부 마스터 장치 들 의 일례 에 지나 지 않 으며 , 예 를 들 어 , 화면 상 의 데이터 의 디스플레이 를 제어 하 는 디스플레이 제어기 , 또는 메모리 와 주변 기기 사이 의 데이터 의 전송 을 제어 하 는 DMA ( direct memory access ) 제어기 등 의 다른 종류 의 마스터 가 설치 될 수 도 있 다는 것 은 자명 하 다 . 사용 될 수 있 는 코 히 어 런 시 프로토콜 의 예 로 는 영국 캠 브리지 의 ARM ( 등록 상표 ) 사 에 의해 제공 되 는 AMBA ( 등록 상표 ) 4 ACE 및 AMBA ( 등록 상표 ) 5 CHI 코 히 어 런 시 프로토콜 을 들 수 있 지만 , 본 명세서 에서 설명 하 는 기술 은 다른 코 히 어 런 시 프로토콜 에 도 적용 될 수 있 다는 것 은 자명 하 다 .