도 1 은 멀티 드롭 형식 으로 접속 되 는 다수 의 메모리 디바이스 를 가진 시스템 을 도시 한 것 이 다 . 이 시스템 은 병렬 클록 분배 에 따를 공통 동기 클록 구조 를 실시 한다 . 도시 된 시스템 에서 , 메모리 제어기 ( 110 ) 는 다수 ( N ) 의 메모리 디바이스 ( 120 - 1 , 120 - 2 , ..., 120 - N ) 와 통신 하 며 , 여기 서 , N 은 1 보다 큰 정수 이 다 . 메모리 제어기 ( 110 ) 및 N 메모리 디바이스 는 n 비트 데이터 라인 ( 131 ) 및 m 비트 제어 라인 ( 133 ) 을 통해 접속 된다 . 데이터 전달 및 제 어 신호 는 메모리 제어기 ( 110 ) 및 N 메모리 디바이스 ( 120 - 1 - 120 - N ) 에 접속 되 는 공통 클록 라인 ( 135 ) 상 의 공통 클록 과 동기 된다 . 동기 클록 은 클록 소스 ( 140 ) 에 의해 공통 클록 라인 ( 135 ) 에 제공 된다 . 버스 의 병렬 성질 때문 에 , 클록 신호 는 상당히 로드 ( load ) 되 어 왜곡 된다 .