메모리 어레이 ( 100 ) 는 NAND 스트링 ( 109 - 1 , ..., 109 - M ) 을 포함 한다 . 각각 의 NAND 스트링 은 비 - 휘발 성 메모리 셀 ( 111 - 1 , ..., 111 - N ) 을 포함 하 며 , 이러 한 메모리 셀 각각 은 선택 라인 ( 105 - 1 , ..., 105 - N ) 과 로컬 감지 라인 ( 107 - 1 , ..., 107 - M ) 의 교차 지점 에 위치 된다 . 각각 의 NAND 스트링 ( 109 - 1 , ..., 109 - M ) 의 비 - 휘발 성 메모리 셀 ( 111 - 1 , ..., 111 - N ) 이 소스 선택 게이트 ( SGS ) ( 가령 , 전계 - 효과 트랜지스터 ( FET ) ( 113 ) 와 드레 인 선택 게이트 ( SGD ) ( 가령 , FET ) ( 119 ) 사이 에 소스 에서 드레 인 으로 직렬 로 연결 된다 . 소스 선택 게이트 ( 113 ) 는 로컬 감지 라인 ( 107 - 1 ) 과 소스 선택 라인 ( 117 ) 의 교차 지점 에 위치 되 고 , 드레 인 선택 게이트 ( 119 ) 는 로컬 감지 라인 ( 107 - 1 ) 과 드레 인 선택 라인 ( 115 ) 의 교차 지점 에 위치 된다 .