도 8 은 본 발명 의 제 1 실시 예 에 따른 디폴트 로직 로우 로 셋 팅 되 는 도 6 의 제 2 래치 ( 660 ) 를 설명 하 는 도면 이 다 . 도 8 을 참조 하 면 , 제 2 래치 ( 660 ) 는 , 도 7 의 제 1 래치 ( 630 ) 와 비교 하 여 , MN 1 , MN 2 엔 모스 트랜지스터 들 의 자리 가 서로 바뀌 어 있 고 , MN 3 및 MN 4 엔 모스 트랜지스터 들 의 자리 가 서로 바뀌 어 있 고 , MP 6 및 MP 7 피 모스 트랜지스터 들 의 자리 가 서로 바뀌 어 있 다는 점 에서 차이 가 있 고 , 나머지 구성 요소 들 , 즉 MP 2 , MP 3 , MP 4 , MP 5 트랜지스터 들 은 동일 하 다 . 제 2 래치 ( 660 ) 는 , 파워 - 온 시 에 트랜지스터 들 의 전류 구동 능력 의 차이 로 인하 여 , MN 1 엔 모스 트랜지스터 에 의해 출력 단자 ( OUT ) 신호 가 로직 로우 가 되 고 , MP 6 피 모스 트랜지스터 에 의해 반전 입력 단자 ( INB ) 신호 는 로직 하이 가 되 어 출력 단자 ( OUT ) 신호 는 더욱 로직 로우 로 셋 팅 된다 . 로직 로우 의 출력 단자 ( OUT ) 에 응답 하 는 MP 4 , MP 3 피 모스 트랜지스터 들 에 의해 , 반전 출력 단자 ( OUTB ) 신호 는 , 로직 하이 로 셋 팅 된다 . 이 에 따라 , 제 2 래치 ( 660 ) 의 출력 단자 ( OUT ) 는 디폴트 로 로직 로우 로 셋 팅 된다 .