또한 , MOS 트랜지스터 TR 9 보다 도 전단 의 MOS 트랜지스터 TR 2 ∼ TR 8 에 있 어서 도 마찬가지 로 , 각 트랜지스터 가 오프 로 될 때 까지 전류 가 흐르 고 , 노드 N 1 ∼ N 7 의 전위 는 저하 된다 . 이 경우 , 이 들 MOS 트랜지스터 의 임계 전압 에 의해 , 노드 N 9 의 전압 이 저하 되 면서 노드 N 1 방향 으로 전송 된다 . 그 때문 에 , 예 를 들 어 , 노드 N 7 의 전위 는 ( Vout - Δ V : TR 9 ) - Δ V : TR 8 로 되 고 , 노드 N 6 의 전위 는 ( Vout - Δ V : TR 9 ) - Δ V : TR 8 - Δ V : TR 7 로 된다 . 또한 , 여기 서 , 예 를 들 어 , Δ V : TR 8 은 , 도 13 에 있 어서 , MOS 트랜지스터 TR 8 에서 의 전류 가 정지 되 는 조건 을 충족 시키 는 노드 N 7 의 노드 N 8 에 대한 전압 강 하량 이 다 . 또한 , MOS 트랜지스터 TRi 의 전류 가 정지 되 는 조건 을 충족 시키 는 노드 N ( i - 1 ) 의 노드 Ni 에 대한 전압 강 하량 을 각각 ( Δ V : TRi ) 로 표기 한 다 . 따라서 , 노드 N 1 , N 2 에 접속 된 MOS 트랜지스터 에 는 , 노드 N 9 에 접속 되 는 MOS 트랜지스터 보다 도 저 ( 低 ) 내압 의 트랜지스터 를 이용 할 수 있 다 .