도 1 을 참조 하 면 , 본 발명 의 실시 예 에 따른 쉬프 트 레지스터 는 서로 다른 제 1 및 제 2 전원 전압 ( Vdd , Vss ) 이 공급 되 는 전원 라인 에 접속 되 며 , 게이트 스타트 펄스 ( GSP ) 와 제 1 , 제 2 및 제 3 논리 상태 ( 도 3 의 V 1 , V 2 , V 3 ) 의 위상 이 순차 적 으로 쉬프 트 되 는 적어도 하나 의 클럭 신호 입력 라인 에 접속 되 어 순차 적 인 쉬프 트 신호 를 출력 하 고 , 다음 스테이지 의 출력 신호 에 의해 리셋 되 는 복수 의 스테이지 들 ( ST 1 내지 STn ) 을 구비 하 는 바 , 여기 서 제 3 논리 상태 ( V 3 ) 의 위상 은 클럭 신호 사이 의 마스킹 타임 ( Masking Time ) 구간 ( 도 3 의 t ) 에서 제 1 논리 상태 ( V 1 ) 보다 낮 은 전압 을 포함 한다 .