도 3 은 , 트렌치 들 ( 예컨대 , 108 ) 이 형성 된 후 도 2 의 SRAM 회로 ( 101 ) 를 도시 한다 . 트렌치 들 ( 예컨대 , 108 ) 을 형성 한 결과 로서 , 게이트 ( 예컨대 , 104 ) 는 활성 영역 ( 예컨대 , 105 ) 과 경계 를 서로 접하 도록 ( coterminous ) 될 수 있 다 . 본 명세서 에 사용 된 바 와 같이 경계 에 접하 는 것 은 , 너비 C ' 를 갖 는 트렌치 ( 108 ) 가 활성 영역 들 ( 105 및 115 ) 사이 에 형성 되 는 경우 , 게이트 ( 예컨대 , 104 ) 및 활성 영역 ( 예컨대 , 105 ) 이 동일 한 수직 평면 , 또는 거의 동일 한 수직 평면 에서 끝 나 는 방식 으로 정의 된다 . 각 6 개 의 트랜지스터 비트 셀 ( 102 ) ( 도 2 및 3 참조 ) 에 요구 되 는 영역 은 비트 셀 ( 2 ) ( 도 1 참조 ) 에 요구 되 는 영역 으로부터 감소 되 었 다는 점 에 유의 한다 . SRAM 내 의 각 비트 셀 의 영역 을 감소 시키 는 것 은 , 반도체 다 이 사이즈 의 상당 한 감소 를 가져올 수 있 으므로 , 집 적 회로 의 비용 을 상당히 줄여 준다 . 도 2 내지 3 에 도시 된 회로 ( 101 ) 는 SRAM 회로 이 지만 , 본 발명 은 임의 타입 의 회로 에 적용 가능 하 다 .