도 1 을 참조 하 면 , 리세 스 게이트 를 가지 는 반도체 소자 는 반도체 기판 ( 100 ) 상 에 소자 분리 막 ( 110 ) 에 의해 활성 영역 ( 105 ) 이 배치 된다 . 그리고 활성 영역 ( 105 ) 의 소정 영역 을 가로지르 면서 직선 ( straight ) 으로 뻗 어 있 는 게이트 라인 ( 115 ) 이 배열 되 어 있 다 . 이때 , 활성 영역 ( 105 ) 내 에 는 게이트 라인 ( 115 ) 과 중첩 하 여 반도체 기판 ( 100 ) 표면 으로부터 소정 깊이 의 트렌치 ( 미도 시 함 ) 가 배치 되 어 있 다 . 이러 한 게이트 라인 ( 115 ) 은 일반 적 으로 라인 ( line ) 형태 로 배열 되 며 , 게이트 라인 과 게이트 라인 사이 에 는 소정 간격 의 공간 ( space ) 이 배치 되 어 있 다 . 이 와 같 은 구조 로 형성 된 리세 스 게이트 를 가지 는 반도체 소자 는 평면 채널 을 가지 는 반도체 소자 에 비하 여 채널 의 길이 가 길 어 지 게 되 고 , 이 에 따라 단 채널 효과 ( short channel effect ) 가 감소 하 는 효과 가 있 다 .