도 5 및 도 6 을 참조 하 면 , 포토레지스트 막 ( 215 ) 의 변성 부분 ( 225 ) 을 제거 하 여 반도체 기판 ( 200 ) 의 활성 영역 의 표면 일부 영역 ( d ) 을 선택 적 으로 노출 시키 는 제 1 포토레지스트 막 패턴 ( 230 ) 을 형성 한다 . 이 와 같이 형성 된 제 1 포토레지스트 막 패턴 ( 230 ) 에서 노출 된 반도체 기판 ( 200 ) 의 활성 영역 의 노출 된 영역 ( d ) 은 소자 분리 영역 의 노출 된 영역 ( e ) 보다 상대 적 으로 넓 은 크기 로 형성 하 는 것 이 바람직 하 다 . 이 는 이후 진행 될 포토레지스트 리플 로우 ( photoresist reflow ) 공정 에 의해 활성 영역 의 노출 된 영역 ( d ) 이 덮이 는 것 을 방지 하 기 위해서 이 다 . 또한 , 소자 분리 영역 의 노출 된 영역 ( e ) 은 이후 리플 로우 공정 에서 브릿지 ( bridge ) 를 발생 할 수 있 는 선폭 ( dimension ) 으로 형성 하 는 것 이 바람직 하 다 . 그러면 제 1 포토레지스트 막 패턴 ( 230 ) 은 도 6 에 도시 한 바 와 같이 , 소자 분리 막 의 장축 부분 의 패턴 임계 치수 ( CD ) 를 작 게 형성 할 수 있 다 .