또한 , 상기 반도체 층 ( 214 ) 은 상기 박막 트랜지스터 부 에서 상기 게이트 절 연막 ( 212 ) 과 소오 스 전극 ( 208 ) / 드레 인 전극 ( 210 ) 사이 및 상기 데이터 패드 부 에서 게이트 절 연막 ( 212 ) 과 데이터 패드 하부 전극 ( 262 ) 사이 에 형성 된다 . 여기 서 , 상기 반도체 층 ( 214 ) 은 상기 데이터 배선 형성 을 위한 패 터닝 공정 후 잔류 된 비정질 실리콘 막 에 해당 된다 .