공통 소스 라인 ( CSL ) 으로부터 실질 적 으로 동일 한 거리 에 배치 되 는 , 복수 의 메모리 셀 트랜지스터 들 의 게이트 전극 들 은 워드 라인 들 ( WL < 0 >~ WL < 3 >) 중 의 하나 에 공통 으로 연결 되 어 등 전위 상태 에 있 을 수 있 다 . 이 를 위해 , 워드 라인 들 ( WL < 0 >~ WL < 3 >) 각각 은 기판 ( 111 ) 의 상부 면 에 평행 한 평판 모양 또는 빗 모양 의 도전 패턴 일 수 있 다 . 한편 , 하나 의 스트링 은 공통 소스 라인 ( CSL ) 으로부터 의 거리 가 서로 다른 복수 개 의 메모리 셀 트랜지스터 들 로 구성 된다 . 따라서 , 공통 소스 라인 ( CSL ) 과 비트 라인 들 ( BL < 0 >~ BL < 3 >) 사이 에 는 다층 의 워드 라인 들 ( WL < 0 >~ WL < 3 >) 이 배치 된다 . 스트링 들 각각 은 공통 소스 라인 ( CSL ) 으로부터 수직 하 게 연장 되 어 비트 라인 ( [ 0035 ] BL < 0 >~ BL < 3 >) 에 접속 하 는 반도체 기둥 ( PL : Pillar ) 을 포함 할 수 있 다 . 반도체 기둥 들 ( PL ) 은 접지 선택 라인 들 ( GSL < 0 >~ GSL < 6 >) 및 워드 라인 들 ( WL < 0 >~ WL < 3 >) 을 관통 하 도록 형성 될 수 있 다 . 이 에 더 하 여 , 반도체 기둥 ( PL ) 은 몸 체부 ( B ) 및 몸 체부 ( B ) 의 일단 또는 양단 에 형성 되 는 불순물 영역 들 을 포함 할 수 있 다 . 한편 , 워드 라인 들 ( WL < 0 >~ WL < 3 >) 과 반도체 기둥 ( PL ) 사이 에 는 정보 저 장막 이 배치 될 수 있 다 . 일 실시 예 에 따르 면 , 상기 정보 저장 막 은 전하 저 장막 일 수 있 다 . 예 를 들 면 , 상기 정보 저장 막 은 트랩 절 연막 , 부유 게이트 전극 또는 도전 성 나노 돗 들 ( Conductive Nano Dots ) 을 포함 하 는 절 연막 중 의 어느 한 가지 일 수 있 다 . 각각 의 접지 선택 라인 들 ( GSL < 0 >~ GSL < 6 >) 과 반도체 기둥 들 ( PL ) 사이 또는 스트링 선택 라인 들 ( SSL < 0 >~ SSL < 6 >) 과 반도체 기둥 들 ( PL ) 사이 에 는 , 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터 의 게이트 절 연막 으로 사용 되 는 유전 막 이 배치 될 수 있 다 .