도 9 a 및 도 21 을 참조 하 면 , 예비 컨트롤 게이트 들 ( 142 , 144 , 146 , 148 ) 을 제 1 및 제 2 도 전막 들 ( 192 , 196 ) 과 반응 시켜 제 1 , 제 2 , 제 3 및 제 4 상부 도전 패턴 들 ( 202 a , 204 a , 206 a , 208 a ) 을 각각 형성 한다 . 제 1 내지 제 4 예비 컨트롤 게이트 들 ( 142 , 144 , 146 , 148 ) 중 반응 하 지 않 은 나머지 부분 은 각각 제 1 , 제 2 , 제 3 및 제 4 하부 도전 패턴 들 ( 212 a , 214 a , 216 a , 218 a ) 로 정의 한다 . 제 1 내지 제 4 상부 도전 패턴 들 ( 202 a , 204 a , 206 a , 208 a ) 및 제 1 내지 제 4 하부 도전 패턴 들 ( 212 a , 214 a , 216 a , 218 a ) 은 제 1 내지 제 4 컨트롤 게이트 들 을 각각 정의 할 수 있 다 .