도 2 d 및 도 3 c 는 제조 공정 중 , 제조 후기 단계 의 반도체 디바이스 ( 100 ) 를 도시 한 것 이 다 . 도 2 d 및 도 3 c 에 도시 된 예 에서 , 재 배선 층 ( 113 ) 과 패 시베이 션 층 ( 112 ) 을 모두 덮 도록 유전 층 ( 114 ) 이 형성 되 고 , 유전 층 ( 114 ) 을 패 터닝 하 여 재 배선 층 ( 113 ) 의 베이스 ( 113 d ) 를 외부 로 노출 시키 는 에퍼 처 ( 114 a ) 가 형성 될 수 있 다 . 에퍼 처 ( 114 a ) 는 패드 ( 113 c ) 의 상면 일부 인 베이스 ( 113 d ) 를 외부 로 노출 시킬 수 있 다 . 베이스 ( 113 d ) 는 패드 ( 113 c ) 의 중심 에 대략 위치 될 수 있 다 . 유전 층 ( 114 ) 은 패드 ( 113 c ) 의 상부 표면 의 일부 를 덮 을 수 있 다 .