상기 와 같 은 문제점 을 해결 하 기 위한 본 발명 의 목적 은 지연 고정 루프 기반 의 주파수 체배 기 에서 자 가 보정 회로 를 통해 전압 제어 지연선 각각 의 지연 단 에서 발생 하 는 다중 클록 ( Multi Phase Clock ) 들 사이 에서 필연 적 으로 발생 되 는 미스 매치 에 의하 여 주파수 체배 기 의 출력 에 영향 을 미치 는 지터 ( Fixed Pattern Jitter ) 및 스퍼 ( Spur ) 를 줄이 기 위한 장치 및 방법 을 제공 하 고자 하 는 것 이 다 .