다음 으로 , 도 1 b 에 도시 한 바 와 같이 , 반도체 기판 ( 10 ) 의 전면 에 실리콘 산화 막 ( SiO 2 ) 을 증착 하 고 그 위 에 게이트 전극 용 폴리 실리콘 을 증착 한 후 에 NMOS 및 PMOS 게이트 마스크 를 이용 한 사진 식각 공정 으로 폴리 실리콘 을 패 터닝 하 여 NMOS 영역 및 PMOS 영역 에 속하 는 게이트 전극 들 ( 40 p , 40 n ) 을 형성 한다 . 또한 , 게이트 전극 들 ( 40 p , 40 n ) 중 어느 한 게이트 전극 ( 40 n ) 의 옆 에 는 더미 게이트 전극 ( 40 d ) 이 형성 된다 . 이때 , 게이트 전극 들 ( 40 p , 40 n ) 사이 에 는 전술 한 소자 분리 막 ( 20 ) 이 형성 되 지만 , 더미 게이트 전극 ( 40 d ) 과 인접 하 는 게이트 전극 ( 40 n ) 의 사이 에 는 소자 분리 막 ( 20 ) 이 형성 되 지 않 는다 . 한편 , 더미 게이트 전극 ( 40 d ) 과 인접 하 는 게이트 전극 ( 40 n ) 사이 의 거리 ( L ) 는 반도체 장치 의 정격 전압 에 비례 하 도록 형성 시킨다 . 이후 에 각 게이트 전극 ( 40 p , 40 n , 40 d ) 하부 의 실리콘 산화 막 ( SiO 2 ) 를 패 터닝 하 여 게이트 절 연막 ( 30 ) 을 형성 한다 .