상기 소스 패턴 ( 225 ) 을 형성 한 후 에 , " 상기 소스 패턴 ( 225 ) 을 덮 는 상기 상부 층 ( 149 ) 을 반도체 기판 ( 100 ) 전면 상 에 형성 한다 . 상기 제 3 절연 층 ( 150 "")", 제 2 소자 반도체 층 ( 200 '), 제 2 절연 층 ( 150 '), 제 1 소자 반도체 층 ( 200 ) 및 제 1 절연 층 ( 150 ) 을 연속 적 으로 관통 하 는 비트 라인 콘 택 플러그 ( 235 ) 를 형성 한다 . 상기 비트 라인 콘 택 플러그 ( 235 ) 는 상기 제 1 , 제 2 및 제 3 공통 드레 인 영역 들 ( 135 d , 135 d '," 135 d "") 과 접속 한다 . 상기 제 3 절연 층 ( 150 "") 상 에 비트 라인 ( 240 ) 이 형성 된다 . 상기 비트 라인 ( 240 ) 은 상기 비트 라인 콘 택 플러그 ( 235 ) 와 접속 한다 . "