종래 플 래쉬 메모리 셀 은 소오 스 와 드레 인 사이 의 반도체 기판 상 에 적층 된 터널 산화 막 ( tunnel oxide ) , 플로팅 게이트 ( floating gate ) , 게이트 간 절 연막 및 컨트롤 게이트 ( control gate ) 를 포함 하 는 적층 게이트 구조 를 갖 는다 . 상기 적층 게이트 구조 는 과 소거 ( over - erase ) 현상 이 일어나 는 문제점 이 있 어 , 이 를 해결 하 기 위해 분리 게이트 구조 를 갖 는 플 래쉬 메모리 셀 이 제안 된 바 있 다 .