도 9 및 도 11 을 참조 하 면 , 제 2 도전 패턴 ( CP 2 ) 은 제 2 반도체 패턴 ( SP 2 ) 과 제 2 입력 전극 ( IE 2 ) 사이 에 배치 된 제 1 서브 패턴 ( CP 2 - 1 ) , 및 제 2 반도체 패턴 ( SP 2 ) 과 제 2 출력 전극 ( OE 2 ) 사이 에 배치 된 제 2 서브 패턴 ( CP 2 - 2 ) 을 포함 할 수 있 다 . 제 1 서브 패턴 ( CP 2 - 1 ) 은 하측 으로 연장 되 어 제 3 절연 층 ( IL 3 ) 의 일부 , 제 2 절연 층 ( IL 2 ) 및 제 1 절연 층 ( IL 1 ) 을 관통 하 는 제 4 컨 택 홀 ( CH 4 ) 을 통해 제 1 반도체 패턴 ( SP 1 ) 과 접촉 할 수 있 다 . 제 1 서브 패턴 ( CP 2 - 1 ) 의 일부 는 제 4 컨 택 홀 ( CH 4 ) 을 통해 제 2 반도체 패턴 ( SP 2 ) 의 측면 과 접촉 할 수 있 다 . 다만 , 이 에 의하 여 한정 되 는 것 은 아니 며 , 제 4 컨 택 홀 ( CH 4 ) 은 제 2 반도체 패턴 ( SP 2 ) , 제 2 절연 층 ( IL 2 ) 및 제 1 절연 층 ( IL 1 ) 을 관통 하 는 것 일 수 도 있 고 , 이 경우 , 제 1 서브 패턴 ( CP 2 - 1 ) 은 제 2 반도체 패턴 ( SP 2 ) 의 적어도 일부 를 관통 할 수 있 다 .