하부 절연 구조물 ( 110 ) 은 복수 의 하부 ILD 층 들 ( 106 a ~ 106 c ) 위 에 배치 될 수 있 다 . 일부 실시 예 들 에서 , 하부 절연 구조물 ( 110 ) 은 약 200 옹스트롬 과 약 400 옹스트롬 사이 의 범위 내 의 두께 를 가질 수 있 다 . 일부 실시 예 들 에서 , 하부 절연 구조물 ( 110 ) 은 약 225 옹스트롬 과 약 325 옹스트롬 사이 의 범위 내 의 두께 를 가질 수 있 다 . 하부 절연 구조물 ( 110 ) 은 하부 절연 구조물 ( 110 ) 을 관통 하 여 연장 되 는 개구 를 규정 하 는 측벽 들 ( 110 s ) 을 포함 한다 . 일부 실시 예 들 에서 , 측벽 들 ( 110 s ) 은 하부 절연 구조물 ( 110 ) 의 바닥 면 에 대해 측정 된 예각 ( α ) 으로 배향 될 수 있 다 . 일부 실시 예 들 에서 , 측벽 들 ( 110 s ) 각각 의 최 상부 와 바닥 부 사이 에서 연장 된 라인 은 하부 절연 구조물 ( 110 ) 의 바닥 면 에 대해 측정 된 예각 ( α ) 으로 배향 될 수 있 다 . 일부 실시 예 들 에서 , 예각 ( α ) 은 약 40 ° 와 약 50 ° 사이 의 범위 내 에 있 다 . 그러 한 실시 예 들 에서 , 예각 ( α ) 은 위 에 있 는 메모리 디바이스 의 제조 동안 갭 충전 문제 를 제한 시킬 수 있 다 . 또한 , 예각 ( α ) 은 위 에 있 는 층 들 의 우수 한 균일성 을 제공 하 여 위 에 있 는 메모리 디바이스 의 일관 된 성능 을 초래 시킨다 . 다양 한 실시 예 들 에서 , 하부 절연 구조물 ( 110 ) 은 실리콘 산질 화물 , 실리콘 이 산화물 , 실리콘 탄화물 , 실리콘 질화물 , TEOS ( tetraethyl orthosilicate ; TEOS ) , 로우 k 유전체 등 중 하나 이상 을 포함 할 수 있 다 .