따라서 , 상기 하부 도전 성 패턴 ( 25 ) 및 상기 상부 콘 택 플러그 ( 35 ) 가 서로 오 정렬 ( miss align ) 된 경우 에 도 종래 기술 도 3 에서 도시 한 것 과 같 은 보이드 ( V ) 가 형성 되 는 것 을 막 을 수 있 다 . 그 결과 , 상기 하부 도전 성 패턴 ( 25 ) 및 상기 상부 콘 택 플러그 ( 35 ) 가 오 정렬 되 더라도 그 들 사이 의 콘 택 저항 은 반도체 소자 의 제조 공정 에서 요구 되 는 범위 내 에서 제어 될 수 있 다 . 한편 , 상기 과도 식각 영역 ( P ′) 은 종래 기술 도 3 에서 도시 한 관통 영역 ( P ) 에 비해 현저히 얕 은 깊이 로 형성 된다 . 따라 서 , 상기 식각 저 지막 ( 27 ) 을 갖 는 배선 구조 체 는 상기 과도 식각 영역 ( P ′) 및 그 와 인접 하 는 배선 들 사이 , 상기 과도 식각 영역 ( P ′) 및 그 의 하부 에 형성 된 트랜지스터 의 게이트 폴리 사이 에 누설 전류 가 발생 하 는 것 을 막 을 수 있 다 .