도 1 은 본 발명 에 의한 제 1 실시 예의 전압 폴 로워 회로 의 구성 을 나타내 는 회로도 이 다 . 도 1 을 참조 하 면 , PMOS 부하 트랜지스터 들 ( P 1 , P 2 ) 의 소스 ( Source ) 는 모두 전원 ( VDD ) 에 접속 된다 . PMOS 부하 트랜지스터 ( P 1 ) 의 드레 인 ( Drain ) 은 PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 소스 ( Source ) 에 접속 된다 . PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 게이트 ( Gate ) 는 제 1 바이어스 전압 ( VbiasP ) 에 접속 된다 . PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 드레 인 ( Drain ) 은 NMOS 구동 트랜지스터 ( N 1 ) 의 드레 인 ( Drain ) 과 PMOS 부하 트랜지스터 들 ( P 1 , P 2 ) 의 게이트 ( Gate ) 에 접속 된다 . NMOS 구동 트랜지스터 ( N 1 ) 의 게이트 ( Gate ) 는 입력 ( Vin ) 에 접속 된다 .