본 발명 은 반도체 소자 의 듀얼 폴리 게이트 형성 방법 에 관한 것 으로 , 보다 구체 적 으로 는 소자 분리 산화 막 , NMOS 예정 영역 및 PMOS 예정 영역 이 정의 된 반도체 기판 을 준비 하 는 단계 ; 상기 기판 상부 에 게이트 산화 막 과 비 도핑 된 폴리 실리콘 층 을 차례 로 증착 하 는 단계 ; 상기 비 도핑 된 폴리 실리콘 층 에 대해 선택 적 으로 N + 도 펀트 및 P + 도 펀트 를 주입 하 여 NMOS 영역 및 PMOS 영역 을 형성 하 는 단계 ; 상기 결과 구조물 전면 에 메탈 실리사이드 층 및 티타늄 나이트 라이드 ( TiN ) 층 으로 이루어진 베리어 메탈 층 을 증착 하 는 단계 ; 상기 베리 어 메탈 층 전면 에 화학 기상 증착 텅스텐 층 을 증착 하 는 단계 ; 상기 소자 분리 산화 막 이 노출 되 도록 상기 베리 어 메탈 층 과 CVD 텅스텐 층 및 폴리 실리콘 층 을 패 터닝 하 여 NMOS 및 PMOS 영역 상 에 게이트 전극 을 형성 하 는 단계 를 포함 하 는 반도체 소자 의 듀얼 폴리 게이트 형성 방법 에 관한 것 이 다 .