제 1 및 제 2 전도성 층 ( 31 , 32 ) 의 길이 ( l 1 ) 를 감소 시킴 으로써 , 제 어 가능 반도체 소자 와 추가 커패시터 ( Cs ) 사이 의 거리 가 감소 되 고 , 따라서 부유 인덕턴스 도 감소 될 수 있 다 . 그러나 , 제 1 및 제 2 전도성 층 ( 31 , 32 ) 의 길이 ( l 1 ) 를 감소 시키 는 것 은 전력 반도체 모듈 장치 의 전체 비용 을 증가 시킬 수 있 다 . 폭 ( w 1 ) 은 , 제 1 및 제 2 전기 전도성 층 ( 31 , 32 ) 의 옴 저항 을 감소 시키 기 위해 , 비교 적 크 게 선택 될 수 있 다 . 장치 의 부유 인덕턴스 ( Lstray ) 에 대해 , 다음 의 관계 가 적용 된다