데이터 압축 선택 신호 ( TPARAX 1 ) 가 인 에 이 블 된 고압축 모드 의 동작 을 DQ 0 < 0 > 측 과 관련 하 여 보 면 , 데이터 압축 선택 신호 ( TPARAX 1 ) 가 인 에 이 블 되 어 있 기 때문 에 제 2 낸드 게이트 ( NA 17 , 18 , 19 , 21 , 22 , 23 , 25 , 26 , 27 , 29 , 30 , 31 ) 가 정상 적 으로 동작 한다 . 제 1 낸드 게이트 ( NA 16 , 20 , 24 , 28 ) 와 제 2 낸드 게이트 ( NA 17 , 18 , 19 , 21 , 22 , 23 , 25 , 26 , 27 , 29 , 30 , 31 ) 는 입출력 라인 ( GIO ) 2 개 씩 을 논리 연산 하 고 , 그 결과 를 제 3 낸드 게이트 ( NA 32 ~ 39 ) 가 논리 연산 한다 . 또한 제 3 낸드 게이트 ( NA 32 ~ 39 ) 의 출력 을 다시 노아 게이트 ( NO 00 ~ 03 ) 로 논리 연산 하 여 인버터 ( I 16 ~ I 19 ) 로 반전 하 여 출력 한다 . 따라서 DQ 0 < 0 > 에 대응 되 는 입출력 라인 8 개 ( GIO _ 00 , 01 , 08 , 09 , 16 , 17 , 24 , 25 ) 모두 가 ' 하이 ' 값 을 가져야만 DQ 0 < 0 > 에서 는 ' 하이 ' 가 출력 되 고 이 는 곧 8 개 의 입출력 라인 ( GIO _ 00 , 01 , 08 , 09 , 16 , 17 , 24 , 25 ) 에 속하 는 데이터 들 은 모두 동일 하 다는 것 을 의미 한다 . ( 정상 ) 이러 한 경우 DQ 0 < 0 >, DQ 0 < 1 >, DQ 0 < 2 >, DQ 0 < 3 > 즉 DQ 0 하나 의 핀 만 으로 메모리 장치 의 병렬 테스트 를 가능 하 게 한다 . ( 하나 의 핀 으로 4 클럭 에 나누 어 출력 )