도 6 은 도 3 내지 도 5 를 참조 하 여 설명 된 메모리 블록 ( BLKa ) 의 제 1 실시 예 에 따른 등 가 회로 ( BLKa _ 1 ) 를 보여 주 는 회로도 이 다 . 도 3 내지 도 6 을 참조 하 면 , 제 1 비트 라인 ( BL 1 ) 및 공통 소스 라인 ( CSL ) 사이 에 낸드 스트링 들 ( NS 11 ~ NS 31 ) 이 제공 된다 . 제 2 비트 라인 ( BL 2 ) 및 공통 소스 라인 ( CSL ) 사이 에 낸드 스트링 들 ( NS 12 , NS 22 , NS 32 ) 이 제공 된다 . 제 3 비트 라인 ( BL 3 ) 및 공통 소스 라인 ( CSL ) 사이 에 , 낸드 스트링 들 ( NS 13 , NS 23 . NS 33 ) 이 제공 된다 . 제 1 내지 제 3 비트 라인 들 ( BL 1 ~ BL 3 ) 은 제 3 방향 으로 신장 된 제 2 도전 물질 들 ( 331 ~ 333 ) 에 각각 대응 한다 .