도 1 은 , 본 발명 의 실시 형태 에 관련 되 는 반도체 시험 장치 의 일 실시 예 를 나타내 는 구성 블럭 도 이 다 . 도 3 과 동일 한 지점 은 동일 한 기호 를 붙여 중복 된 설명 을 생략 한다 . 테스트 헤드 내 의 DUT ( 1 ) 는 케이블 ( 2 ) 을 통하 여 핀 엘렉 트 로 닉스 기판 ( 30 ) 과 접속 된다 . 핀 엘렉 트 로 닉스 기판 ( 30 ) 에 있 어서 , 콤퍼레이터 ( 14 ) 는 케이블 ( 2 ) 을 경유 한 DUT ( 1 ) 의 출력 신호 전압 을 제 2 비교 전압 ( VOH 2 , VOL 2 ) 과 비교 하 는 제 2 의 2 레벨 용 콤퍼레이터 이 다 . 여기 서 , 비교 전압 ( V 0 H 2 , V 0 L 2 ) 은 DUT 출력 신호 V 1 의 케이블 ( 2 ) 에 의한 감쇠 에 따라 비교 전압 ( VOH , VOL ) 을 감쇠 시킨 임의 의 값 ( 예 를 들 어 , 비교 전압 ( VOH , VOL ) 의 80 ％ 등 ) 을 사용 한다 . 판정 회로 ( 15 ) 는 , 콤퍼레이터 ( 14 ) 의 출력 신호 를 스트로브 신호 ( STR 1 ) 의 타이밍 에서 , 미리 프로그램 된 기대치 와 비교 하 여 양품 / 불량품 ( Pass / Fail ) 을 판정 한다 . 판정 회로 ( 5 ) 는 , 콤퍼레이터 ( 4 ) 의 출력 신호 를 스트로브 신호 ( STR 2 ) 의 타이밍 에서 , 미리 프로그램 된 기대치 와 비교 하 여 양품 / 불량품 ( Pass / Fail ) 을 판정 한다 . 여기 서 , 케이블 ( 2 ) 은 DUT 로부터 출력 된 전압 을 콤퍼레이터 ( 4 , 14 ) 에 전달 하 는 전송로 를 구성 한다 .