이 어 , 도 12 를 참조 하 면 , 포토레지스트 패턴 ( PR 1 ) 을 식각 마스크 로 이용 하 여 패 시베이 션 층 ( 164 ) 을 식각 한다 . 본 과정 을 통해 제 1 개 구부 ( OP 1 ) 에 의해 노출 된 패 시베이 션 층 ( 164 ) 이 식각 되 어 트랜지스터 영역 ( TRR ) 의 소스 전극 ( SEL ) 을 노출 하 는 컨 택 홀 이 형성 된다 . 아울러 , 제 2 개 구부 ( OP 2 ) 에 의해 노출 된 패 시베이 션 층 ( 164 ) 이 함께 제거 되 어 , 패드 영역 ( PDA ) 의 게이트 도전 층 ( 130 ) 상부 의 층간 절 연막 ( 163 ) 이 노출 된다 . 즉 , 패드 영역 ( PDA ) 의 적어도 게이트 도전 층 ( 130 ) 상부 에 는 패 시베이 션 층 ( 164 ) 이 배치 되 지 않 으며 , 패드 영역 ( PDA ) 의 게이트 도전 층 ( 130 ) 은 패 시베이 션 층 ( 164 ) 과 두께 방향 으로 중첩 하 지 않 는다 .