따라서 도 2 의 반도체 메모리 장치 에서 처럼 어드레스 래치 부 ( 130 A , 130 B ) 에 대응 하 는 셀 블럭 에 래치 된 어드레스 를 출력 하 는 경우 보다 , 본 실시 예 에 다른 반도체 메모리 장치 에서 처럼 공통 어드레스 래치 부 를 두 게 되 면 , 공통 어드레스 래치 부 에서 공통 으로 제공 하 는 어드레스 에 대응 하 는 래치 회로 ( 예 를 들 면 도 9 에 도시 된 회로 ) 만큼 회로 의 줄일 수 있 는 것 이 다 .