도 6 은 공통 - 모드 피드백 회로 ( 604 ) 및 모드 제어 로직 ( 608 ) 을 구비 한 도 5 의 디지털 데이터 전송 디바이스 ( 502 ) 의 일부 를 도시 하 는 개략 적 인 블럭 도 이 며 , 본 개시 의 일 실시 예 에 따라 PMOS 트랜지스터 들 ( MP 7 , MP 8 , MP 9 ) 을 사용 하 는 트랜지스터 - 구현 전류 소스 들 ( I 4 , I 5 ) 의 쌍 을 보다 상세히 도시 한다 . PMOS 트랜지스터 들 ( MP 7 , MP 8 , MP 9 ) 각각 은 , 공통 바이어 싱 트랜지스터 ( MP 7 ) 를 공유 하 는 두 개 의 전류 미러 들 을 형성 하 도록 되 어 있 다 . MP 7 과 MP 8 의 연결 은 제 1 전류 미러 ( 즉 , 제 1 트랜지스터 - 구현 전류 미러 전류 소스 ) 를 형성 하 며 , 일 실시 예 에서 , 도 5 의 전류 소스 ( I 4 ) 를 나타낸다 . 반면 , MP 7 과 MP 8 의 연결 은 제 2 전류 미러 ( 즉 , 제 2 트랜지스터 - 구현 전류 미러 전류 소스 ) 를 형성 하 며 , 일 실시 예 에서 , 도 5 의 전류 소스 ( I 5 ) 를 나타낸다 . PMOS 트 래지 스터 들 ( MP 7 , MP 8 , MP 9 ) 의 제 1 단자 들 각각 은 제 1 전압 소스 VDD 1 ( 216 ) 에 연결 된다 . PMOS 트랜지스터 들 ( MP 7 , MP 8 , MP 9 ) 의 게이트 들 각각 은 서로 연결 되 며 , 그리고 전류 소스 제어기 ( 508 ) 로부터 전류 소스 제어 신호 ( 512 ) 를 수신 하 도록 연결 된다 . PMOS 트랜지스터 ( MP 7 ) 의 제 2 단자 는 PMOS 트랜지스터 ( MP 7 ) 의 게이트 에 연결 되 며 , 또한 기준 전류 소스 ( I 6 ) 에 연결 된다 . PMOS 트랜지스터 ( MP 8 . MP 9 ) 의 제 2 단자 들 은 차동 시그널 링 회로 ( 505 ) 의 제 1 및 제 2 출력 단자 들 ( 208 , 210 ) 에 각각 연결 된다 . PMOS 트랜지스터 들 ( MP 7 , MP 8 , MP 9 ) 각각 의 벌크 단자 들 은 전류 소스 벌크 바이어 싱 회로 ( 506 ) 로부터 전류 소스 벌크 바이어 싱 신호 ( 510 ) 를 수신 하 도록 연결 된다 .