도 6 은 본 발명 의 제 4 실시 예 에 따른 플 라즈 마 손상 방지 용 정 션 다이오드 의 배치 방법 을 설명 하 는 도면 이 다 . 도 6 의 배치 방법 은 , 도 5 의 배치 방법 과 비교 하 여 , PMOS 트랜지스터 ( 610 ) 와 NMOS 트랜지스터 ( 630 ) 가 서로 인접 하 게 배치 되 고 , 플라 즈 마 손상 방지 용 정 션 다이오드 ( 650 ) 가 PMOS 트랜지스터 ( 610 ) 의 게이트 위 에 배치 된다는 점 에서 차이 가 있 다 .