본 실시 예 에 의한 자기 메모리 장치 에서 는 , 1 개 의 메모리 셀 이 1 개 의 선택 용 트랜지스터 와 2 개 의 MTJ 소자 로 구성 되 는 1 T 2 MTJ 형 을 갖 고 있 다 . 도 2 를 사용 하 여 설명 하 면 , 도면 우측 으로부터 2 번 째 의 게이트 전극 ( 14 ) 및 이 게이트 전극 ( 14 ) 의 좌우 에 형성 된 소스 / 드레 인 영역 ( 16 , 18 ) 을 갖 는 선택 용 트랜지스터 의 소스 / 드레 인 영역 ( 18 ) 에 는 , 콘택트 플러그 ( 58 ) 및 상부 전극 층 ( 60 ) 을 통하 여 2 개 의 MTJ 소자 ( 52 ) 가 접속 되 어 있 다 . 이 들 선택 용 트랜지스터 및 MTJ 소자 ( 52 ) 가 1 개 의 메모리 셀 을 구성 하 는 소자 이 다 . 마찬가지 로 , 도면 좌측 으로부터 2 번 째 의 게이트 전극 ( 14 ) 및 이 게이트 전극 ( 14 ) 의 좌우 에 형성 된 소스 / 드레 인 영역 ( 16 , 18 ) 을 갖 는 선택 용 트랜지스터 의 소스 / 드레 인 영역 ( 18 ) 에 는 , 콘택트 플러그 ( 58 ) 및 상부 전극 층 ( 60 ) 을 통하 여 2 개 의 MTJ 소자 ( 52 ) 가 접속 되 어 있 다 . 이 들 선택 용 트랜지스터 및 MTJ 소자 ( 52 ) 가 다른 메모리 셀 을 구성 하 는 소자 이 다 . 이 와 같이 , 각 활성 영역 에 는 , 비트 선 콘택트 를 공용 하 는 2 개 의 메모리 셀 이 각각 형성 되 어 있 다 .