최근 디램 ( DRAM ) 셀 의 고집 적 화 로 인하 여 소자 의 디자인 룰 이 작 아 짐 에 따라 , 셀 트랜지스터 의 크기 가 감소 되 고 있 고 , 트랜지스터 의 채널 길 이 또한 짧 아 지 고 있 다 . 트랜지스터 의 채널 의 길이 가 짧 아 지 게 되 면 문턱 전압 의 감소 , 누설 전류 의 증가 및 리 프레시 특성 의 저하 를 유발 하 는 단채 널 효과 ( Short Channel Effect ) 가 발생 한다 . 따라서 최근 에 는 채널 길이 를 증가 시켜 단 채널 효과 를 억제 하 는 리세 스 게이트 를 갖 는 반도체 소자 가 제안 되 어 있 다 .