도 6 a 는 본 발명 의 제 3 실시 형태 에 의한 전력 증폭 회로 에 있 어서 의 입력 전력 ( Pin ) 과 전압 ( Vbias ) 의 관계 의 이미지 를 나타내 는 그래프 이 며 , 도 6 b 는 본 발명 의 제 3 실시 형태 에 의한 전력 증폭 회로 에 있 어서 의 입력 전력 ( Pb ) 에서 의 전압 ( Vbias ) 의 시간 변화 의 이미지 를 나타내 는 그래프 이 다 . 또한 , 입력 전력 ( Pb ) 이 란 입력 신호 ( RFin ) 의 전력 레벨 이 비교 적 크 고 , 예 를 들 면 트랜지스터 ( Q 1 ) 가 포화 상태 에서 동작 하 는 경우 에 있 어서 의 입력 전력 이 다 .