도 1 b 는 도 1 a 에 도시 한 연산 증폭기 의 등가 회로도 이 다 . 이 연산 증폭기 는 트랜지스터 ( 101 ) 및 트랜지스터 ( 102 ) 로 구성 되 는 차동 회로 , 트랜지스터 ( 103 ) 및 트랜지스터 ( 104 ) 로 구성 되 는 전류 미러 회로 , 트랜지스터 ( 105 ) 로 구성 되 는 전류 원 회 로 , 트랜지스터 ( 109 A ) 로 구성 되 는 전류 원 회 로 , 트랜지스터 ( 109 B ) 로 구성 되 는 전류 원 회 로 , 트랜지스터 ( 106 ) 로 구성 되 는 소스 접지 증폭 회로 , 트랜지스터 ( 107 ) 및 트랜지스터 ( 108 ) 로 구성 되 는 아이들링 회로 , 트랜지스터 ( 110 ) 및 트랜지스터 ( 111 ) 로 구성 되 는 소스 팔 로워 회로 , 및 위상 보상 커패시터 ( 112 ) 를 갖 는다 . 트랜지스터 ( 103 ) , 트랜지스터 ( 104 ) , 트랜지스터 ( 106 ) , 및 트랜지스터 ( 110 ) 는 고 전원 전압 측 단자 ( 195 ) 에 접속 되 고 , 트랜지스터 ( 105 ) , 트랜지스터 ( 109 A ) , 트랜지스터 ( 109 B ) , 및 트랜지스터 ( 111 ) 는 저 전원 전압 측 단자 ( 196 ) 에 접속 된다 . 또한 , 도 1 b 에서 는 도 1 a 에 도시 한 비반전 입력 단자 ( 191 ) , 반전 입력 단자 ( 192 ) , 출력 단자 ( 193 ) , 바이어스 전압 입력 단자 ( 194 ) , 제 1 전류 원 회로 용 바이어스 전압 입력 단자 ( 190 A ) 및 제 2 전류 원 회로 용 바이어스 전압 입력 단자 ( 190 B ) 의 각 단자 에 대해서 도 함께 도시 한다 .