버퍼 층 ( 110 ) 상 에 는 실리콘 반도체 를 포함 하 는 제 1 박막 트랜지스터 ( TFT 1 ) 의 제 1 반도체 층 ( AS ) 이 배치 될 수 있 다 . 제 1 반도체 층 ( AS ) 은 불순물 이 도핑 되 어 도전 성 을 띄 며 서로 이격 되 어 있 는 소스 영역 ( S 1 ) 및 드레 인 영역 ( D 1 ) 과 이 들 사이 에 배치 된 채널 영역 ( C 1 ) 을 포함 할 수 있 다 . 소스 영역 ( S 1 ) 및 드레 인 영역 ( D 1 ) 은 각각 제 1 박막 트랜지스터 ( TFT 1 ) 의 소스 전극 및 드레 인 전극 에 대응 될 수 있 다 . 다른 실시 예 로서 , 소스 영역 ( S 1 ) 및 드레 인 영역 ( D 1 ) 은 그 위치 가 서로 바뀔 수 있 다 .