도 1 b 는 본 발명 의 일부 실시 예 에 따른 반도체 회로 ( 150 ) 의 개략 적 인 다이어그램 을 도시 한 도면 이 다 . 일부 실시 예 에서 , 반도체 회로 ( 150 ) 는 회로 ( 160 ) , 스위칭 회로 ( 170 ) , 및 회로 ( 180 ) 를 포함 한다 . 일부 실시 예 에서 , 스위칭 회로 ( 170 ) 는 n - 형 채널 을 구비 한 제 1 MuGFET 디바이스 ( 172 ) 및 p - 형 채널 을 구비 한 제 2 MuGFET 디바이스 ( 174 ) 를 포함 하 며 , 이 들 제 1 MuGFET 디바이스 ( 172 ) 및 제 2 MuGFET 디바이 스 ( 174 ) 는 자신 들 의 소스 / 드레 인 영역 들 및 게이트 영역 들 사이 에서 병렬 로 전기 적 으로 결합 된다 . 일부 실시 예 에서 , 제 1 MuGFET 디바이스 ( 172 ) 는 p - 형 채널 을 구비 하 고 , 제 2 MuGFET 디바이스 ( 174 ) 는 n - 형 채널 을 구비 한다 . 제 1 MuGFET 디바이스 ( 172 ) 및 제 2 MuGFET 디바이스 ( 174 ) 의 소스 / 드레 인 영역 들 은 회로 ( 160 ) 및 회로 ( 180 ) 에 전기 적 으로 결합 된다 .