도 18 은 본 발명 의 실시 예 들 에 따른 반도체 메모리 소자 의 단면도 이 다 . 본 발명 의 실시 예 들 에 있 어서 , 셀 어레이 영역 이 주변 회로 영역 상 에 제공 될 수 있 다 . 일 예 로 , 수평 전극 들 ( GP ) 은 중간 도전 패턴 ( 201 ) 상 에 제공 되 고 , 수직 구 조체 들 ( VS ) 및 수직 전극 들 ( 140 ) 은 상기 중간 도전 패턴 ( 201 ) 의 상부 와 연결 될 수 있 다 . 반도체 기판 ( 100 ) 과 상기 중간 도전 패턴 ( 201 ) 사이 에 하부 절 연막 ( 270 ) 이 제공 되 고 , 상기 하부 절 연막 ( 270 ) 내 에 주변 트랜지스터 들 ( PT ) 이 제공 될 수 있 다 . 상기 주변 트랜지스터 들 ( PT ) 은 제 4 콘 택 들 ( CT 4 ) 및 주변 배선 들 ( 290 ) 을 통하 여 상기 셀 어레이 영역 과 연결 될 수 있 다 . 상기 수직 전극 들 ( 140 ) 중 일부 는 상기 중간 도전 패턴 ( 201 ) 을 관통 하 여 상기 주변 배선 들 ( 290 ) 에 연결 될 수 있 으나 , 이 에 한정 되 지 않 는다 .