반도체 소자 는 복수 개 의 제 1 게이트 구조물 들 , 제 2 게이트 구조물 , 제 1 절 연막 패턴 , 제 2 절 연막 패턴 및 제 3 절 연막 패턴 을 포함 한다 . 제 1 게이트 구조물 들 은 기판 의 제 1 영역 상 에 형성 되 고 , 각 상부 에 금속 실리사이드 를 포함 한다 . 제 2 게이트 구조물 은 기판 의 제 2 영역 상 에 형성 되 고 , 상부 에 상기 금속 실리사이드 를 포함 한다 . 제 1 절 연막 패턴 은 제 1 게이트 구조물 들 의 측벽 일부 를 커버 한다 . 제 2 절 연막 패턴 은 제 2 게이트 구조물 의 측벽 을 커버 하 며 , 제 1 절 연막 패턴 에 비해 높 은 상면 을 갖 는다 . 제 3 절 연막 패턴 은 제 1 및 제 2 게이트 구조물 들 및 제 1 및 제 2 절 연막 패턴 들 을 커버 하 며 제 1 게이트 구조물 들 사이 에 에 어 갭 ( air gap ) 을 갖 는다 . 제 2 절 연막 패턴 에 의해 제 2 게이트 구조물 측벽 이 커버 되 므로 , 단락 현상 이 방지 된다 .