도 3 은 상기 에 설명 된 NAND 스트링 에 대한 횡단면 을 제공 한다 . 도 3 에 도시 된 대로 , NAND 스트링 의 트랜지스터 들 은 p - 웰 영역 ( 140 ) 내 에 형성 된다 . 각 트랜지스터 는 제어 게이트 ( 100 CG , 102 CG , 104 CG , 106 CG ) 와 플로팅 게이트 ( 100 FG , 102 FG , 104 FG , 106 FG ) 로 구성 된 적층 된 게이트 구조 를 포함 한다 . 플로팅 게이트 들 은 p - 웰 영역 표면 상 에서 산화물 필름 또는 다른 절연 필름 의 위쪽 에 형성 된다 . 제 어 게이트 는 플로팅 게이트 위 에 있 는데 , 제 어 게이트 와 플로팅 게이트 사이 에 는 제어 게이트 와 플로팅 게이트 를 분리 시키 는 인터 - 폴리 실리콘 절연 층 이 존재 한다 . 메모리 셀 들 ( 100 , 102 , 104 , 106 ) 의 제어 게이트 는 워드 라인 들 을 형성 한다 . N + 도핑 된 층 들 ( 130 , 132 , 134 , 136 , 138 ) 은 이웃 하 는 셀 들 사이 에서 공유 되 는데 , 이 로써 셀 들 은 서로 직렬 로 연결 되 어 NAND 스트링 을 형성 한다 . 이 N + 도핑 된 층 들 은 각 셀 의 소스 및 드레 인 을 형성 한다 . 예 를 들 어 , N + 도핑 된 층 ( 130 ) 은 트랜지스터 ( 122 ) 의 드레 인 역할 과 트랜지스터 ( 106 ) 의 소스 역할 을 하 고 , N + 도핑 된 층 ( 132 ) 은 트랜지스터 ( 106 ) 의 드레 인 역할 과 트랜지스터 ( 104 ) 의 소스 역할 을 하 며 , N + 도핑 된 층 ( 134 ) 은 트랜지스터 ( 104 ) 의 드레 인 역할 과 트랜지스터 ( 102 ) 의 소스 역할 을 하 고 , N + 도핑 된 층 ( 136 ) 은 트랜지스터 ( 102 ) 의 드레 인 역할 과 트랜지스터 ( 100 ) 의 소스 역할 을 하 며 , N + 도핑 된 층 ( 138 ) 은 트랜지스터 ( 100 ) 의 드레 인 역할 과 트랜지스터 ( 120 ) 의 소스 역할 을 한다 . N + 도핑 된 층 ( 126 ) 은 NAND 스트링 의 비트 라인 에 연결 되 어 있 는데 , N + 도핑 된 층 ( 128 ) 은 다수 의 NAND 스트링 의 공통 소스 라인 에 연결 되 어 있 다 .