도 8 은 본 발명 의 일 실시 예 에 따른 반도체 저장 장치 ( 10 ) 의 쓰 기 성능 조절 방법 을 좀 더 구체 적 으로 나타내 는 흐름 도 이 다 . 도 9 는 도 8 에 도시 된 성능 조절 방법 을 설명 하 기 위한 개략 적 인 타이밍 도 이 다 . 호스트 ( 20 ) 가 반도체 저장 장치 ( 10 ) 로 쓰 기 명령 을 인가 한다 . 즉 , 저장 장치 ( 10 ) 는 ' t 1 ' 시점 에 호스트 ( 20 ) 로부터 쓰 기 명령 을 수신 한다 ( S 410 ) . 저장 장치 ( 10 ) 의 컨트롤러 ( 100 ) 의 호스트 인터페이스 ( 110 ) 는 호스트 로부터 전송 된 쓰 기 명령 을 수신 하 여 CPU ( 150 ) 로 통보 하 고 CPU ( 150 ) 는 이 명령 을 파싱 ( parsing ) 하 여 어떤 명령 인지 인식 한다 ( S 420 ) . CPU ( 150 ) 는 ' t 2 ' 시점 에 호스트 인터페이스 ( 110 ) 를 통해 호스트 ( 20 ) 에게 쓰 기 데이터 를 전송 할 것 을 요청 한다 ( S 430 ) . ' t 3 ' 시점 에 호스트 ( 20 ) 가 쓰 기 데이터 를 보내 면 , 컨트롤러 ( 100 ) 는 쓰 기 데이터 를 수신 하 여 컨트롤러 ( 100 ) 의 제 1 버퍼 ( 예컨대 , DRAM ( 120 ) ) 에 임시 로 저장 한다 ( S 440 ) . 컨트롤러 ( 100 ) 는 쓰 기 데이터 를 DRAM ( 120 ) 에 저장 하 는 동작 을 완료 한 후 미리 정해진 특정 조건 을 만족 하 는지 확인 하 여 ( S 450 ) , 특정 조건 을 만족 하 면 , 호스트 ( 20 ) 로 쓰 기 완료 신호 를 전송 하 고 ( S 470 ) , 특정 조건 을 만족 하 지 않 으면 아이 들 타임 을 삽입 한 후 ( S 460 ) , 호스트 ( 20 ) 로 쓰 기 완료 신호 를 전송 할 수 있 다 ( S 470 ) .