아울러 , 본 발명 의 반도체 메모리 장치 는 하프 뱅크 구조 이 므로 , 쿼터 뱅크 구조 에 비해 분할 된 뱅크 수 가 반 으로 줄어든다 . 따라서 , 각 뱅크 를 제어 하 기 위한 제 어 블럭 이 쿼터 뱅크 구조 에 비해 절반 만 배치 되 므로 , 메모리 칩 크기 가 줄어들 고 , 제 어 블럭 에 의한 전류 소모 도 줄어들 수 있 는 효과 가 있 다 .