수학식 ( 4 ) 에 제시 된 설계 에 있 어서 는 , 원 하 는 페이징 성능 이 상기 낮 은 및 높 은 디 코딩 에러 레이트 임계 치 들 에 의해서 정해 지 는데 , 그 임계 치 들 은 임의 의 적절 한 값 들 일 수 있 다 . 예컨대 , Th 1 은 0 . 75 % 와 동일 할 수 있 고 , Th 2 는 1 % 와 동일 할 수 있 다 . Th 1 및 Th 2 를 위해서 다른 값 들 이 또한 사용 될 수 있 다 . 목표 셋 업 시간 은 만약 디 코딩 에러 레이트 가 Th 1 미만 이 라면 Δ down 만큼 감소 될 수 있 고 , 만약 디 코딩 에러 레이트 가 Th 2 보다 크 다면 Δ up 만큼 증가 될 수 있 다 . Δ down 및 Δ up 스텝 크기 들 은 외부 루프 의 컨버전스 레이트 ( rate of convergence ) 를 결정 하 고 , 임의 의 적절 한 값 들 일 수 있 다 . 한 설계 에 있 어서 , Δ down 은 Δ up 과 동일 하 고 , 그 둘 모두 는 하나 의 티크 와 동일 할 수 있 다 . 다른 설계 에 있 어서 , Δ up 은 Δ down 보다 더 크 고 , 목표 셋 업 시간 은 페이징 성능 의 감소 를 막 기 위해서 더 큰 업 스텝 만큼 증가 될 수 있 다 . 예컨대 , Δ up 은 3 개 의 티크 들 과 동일 할 수 있 고 , Δ down 은 하나 의 티크 와 동일 할 수 있 다 . Δ down 및 Δ up 을 위해 다른 값 들 이 또한 사용 될 수 있 다 .