" 상기 제 2 절연 층 ( 150 ') 상 에 제 2 소자 반도체 층 ( 200 ') 을 형성 한다 . 상기 제 2 소자 반도체 층 ( 200 ') 은 상기 제 2 게터 링 영역 ( 265 ) 과 접촉 한다 . 상기 제 2 소자 반도체 층 ( 200 ') 에 한 쌍 의 제 3 셀 트랜지스터 가 형성 된다 . 상기 한 쌍 의 제 3 셀 트랜지스터 는 한 쌍 의 제 3 게이트 패턴 ( 310 "")"," 제 3 소스 영역 ( 312 s "") 및 한 쌍 의 제 3 드레 인 영역 ( 312 d "") 을 포함 한다 . 상기 제 3 소스 및 드레 인 영역 들 ( 312 s """," 312 d "") 은 상기 제 2 소자 반도체 층 ( 200 ') 내 에 형성 된다 . 상기 제 3 셀 트랜지스터 는 상기 제 2 및 제 1 셀 트랜지스터 와 동일 한 구조 일 수 있 다 . 상기 한 쌍 의 제 3 드레 인 영역 ( 312 d "") 은 상기 한 쌍 의 제 2 상부 드레 인 플러그 ( 320 ') 에 각각 접속 된다 . "