상술 한 바 와 같이 본 발명 에서 는 소스 / 드레 인 도전 패턴 군 을 형성 한 후 , 반 도체 채널 부 가 형성 되 지 않 은 상태 에서 포토레지스트 패턴 을 스트립 한다 . 이어서 본 발명 에서 는 소스 / 드레 인 도전 패턴 군 을 이용 한 건 식식 각 공정 으로 반도체 채널 부 를 노출 시키 므로 채널 부 에 스트립 공정 의 잔여물 이 남 지 않 는다 . 이 에 따라 본 발명 은 박막 트랜지스터 소자 의 전기 적 특성 을 개선 할 수 있 다 .