상기 제 1 내지 제 5 박막 트랜지스터 ( T 1 ~ T 5 ) 중 제 3 박막 트랜지스터 ( T 3 ) 는 데이터 전압 ( Vdata ) 에 접속 되 는 소스 와 , 상기 스캔 신호 ( scan ) 가 공급 되 는 게이트 와 , 상기 캐 패 시터 ( C ) 에 충전 되 는 전하량 을 결정 하 는 드레 인 으로 이루어져 있 다 . 상기 제 1 내지 제 5 박막 트랜지스터 ( T 1 ~ T 5 ) 중 제 4 박막 트랜지스터 ( T 4 ) 는 기준 전압 ( Vref ) 에 연결 되 는 소스 와 , 상기 제 3 박막 트랜지스터 ( T 3 ) 와 캐 패 시터 ( C ) 사이 에 위치 한 제 1 노드 ( N 1 ) 에 연결 된 드레 인과 , 상기 인 에 이 블 제어 신호 ( EM ) 에 의해 제어 되 는 게이트 로 이루어져 있 다 . 여기 서 , 상기 제 1 내지 제 5 박막 트랜지스터 ( T 1 ~ T 5 ) 는 P 타입 형 박막 트랜지스터 로 구성 되 어 있 다 .