도 21 내지 도 24 는 본 발명 의 실시 예 들 에 따른 3 차원 반도체 메모리 장치 의 제조 방법 을 설명 하 기 위한 사시도 들 이 다 . 도 21 내지 도 24 는 앞서 도 17 , 도 18 , 도 19 a , 도 19 b , 도 20 a 및 도 20 b 를 참조 하 여 설명 한 적층 구조 체의 제 1 계단식 구조 및 제 2 계단식 구조 를 형성 하 는 방법 을 설명 하 기 위한 도면 들 이 다 . 본 실시 예 에서 는 , 앞서 도 3 및 도 6 내지 도 13 을 참조 하 여 설명 한 것 과 중복 되 는 기술 적 특징 에 대한 상세 한 설명 은 생략 하 고 , 차이점 에 대해 상세히 설명 한다 .