도 6 은 도 2 에 도시 한 메모리 셀 어레이 ( ARY ) 의 반도체 기판 의 개요 를 도시 하고 있 다 . 도 3 내지 도 5 에 도시 한 바 와 같이 , 각 메모리 셀 ( MC , DMC 1 , DMC 2 ) 은 , 도면 의 가로 방향 의 양측 에 nMOS 트랜지스터 가 형성 되 고 , 도면 의 중앙 에 pMOS 트랜지스터 가 형성 된다 . 이 때문 에 , pMOS 트랜지스터 의 기판 영역 인 n 형 웰 영역 ( NW ) 은 , 도 6 의 세로 방향 으로 배열 되 는 메모리 셀 ( MC , DMC 1 ) ( 또는 DMC 2 ) 및 탭 셀 ( TP ) 의 중앙 부분 에 형성 된다 . nMOS 트랜지스터 의 기판 영역 인 p 형 웰 영역 ( PW ) 은 , 도 6 의 세로 방향 으로 배열 되 는 메모리 셀 ( MC , DMC 1 ) ( 또는 DMC 2 ) 및 탭 셀 ( TP ) 의 양측 부분 에 형성 된다 . p 형 웰 영역 ( PW ) 은 , 인접 하 는 메모리 셀 ( MC , DMC 1 , DMC 2 ) 및 탭 셀 ( TP ) 에 의해 공통 으로 형성 된다 . 메모리 셀 ( MC , DMC 1 , DMC 2 ) 은 , 메모리 셀 어레이 ( ARY ) 주위 에 배치 되 는 주변 회로 에 비해서 , 웰 영역 ( NW , PW ) 의 폭 은 좁 다 . 이 때문 에 , 웰 영역 ( NW , PW ) 의 레이아웃 밀도 가 변화 되 는 메모리 셀 어레이 ( ARY ) 의 외주 부 [ 더미 메모리 셀 ( DMC 1 , DMC 2 ) ] 에서 는 , 웰 영역 ( NW , PW ) 을 형성 하 기 위한 포토레지스트 가 변형 되 기 쉽 다 . 본 발명 에서 는 , 웰 영역 ( NW , PW ) 용 의 포토레지스트 가 변형 된 경우 에 도 , 후술 하 는 바 와 같이 , 비 정상 적 인 전원 전류 가 흐르 는 것 을 방지 할 수 있 고 , 래치 업 을 방지 할 수 있 다 .