상기 제 1 내지 제 4 디 코딩 신호 신호 생 성부 ( 110 : 140 ) 는 제 1 드라이버 제어 신호 의 입력단 ( S 1 ) 및 제 2 드라이버 제어 신호 입력단 ( S 2 ) 과 연결 된 제 1 낸드 게이트 ( ND 1 ) , 제 3 드라이버 제어 신호 입력단 ( S 3 ) 과 제 4 드라이버 제어 신호 입력단 ( S 4 ) 와 연결 된 제 2 낸드 게이트 ( ND 2 ) , 및 제 1 낸드 게이트 ( ND 1 ) 의 출력 과 상기 제 2 낸드 게이트 ( ND 2 ) 의 출력 이 연결 된 제 1 노아 게이트 ( NR 1 ) 를 각각 구비 한다 .