선택 해제 된 디 지트 라인 상 의 전압 교란 을 감소 ( 예 를 들 어 , 완화 ) 시키 기 위해서 , 메모리 디바이스 ( 110 ) 의 메모리 셀 은 전압 레벨 시프 터 회로 를 포함 하 는 기록 회로 와 결합 가능 하 도록 구성 될 수 있 다 . 제 1 전압 ( 예 를 들 어 , 기록 전압 ) 이 레벨 시프 터 회로 를 통해 메모리 셀 에 인가 될 수 있 고 , 레벨 시프 터 회로 는 연관 된 디 지트 라인 을 따른 제 1 전압 변화 의 슬루 레이트 를 제어 할 수 있 다 . 일부 예 에서 , 디 지트 라인 은 또한 레벨 시프 터 회로 를 통해 접지 될 수 있 어 , 일부 예 에서 는 선택 된 디 지트 라인 을 따른 제 2 전압 변화 를 초래 할 수 있 으며 , 여기 서 제 2 전압 변화 의 슬루 레이트 는 레벨 시프 터 회로 에 의해 제어 될 수 있 다 . 일부 예 에서 , 디 지트 라인 을 따른 전압 변화 의 슬루 레이트 를 낮추 거나 달리 조정 하 는 것 은 인접 한 디 지트 라인 을 따른 전압 교란 을 더 낮 게 할 수 있 다 . 이 와 같이 , 인접 한 선택 해제 된 디 지트 라인 과 결합 된 메모리 셀 은 영향 을 받 지 않 거나 더 낮 은 전압 교란 의 결과 로서 논리 상태 를 변경 하 지 않 을 수 있 다 .