도 3 은 종래 의 반도체 메모리 장치 의 서브 워드 라인 구동 회로 의 또 다른 하나 의 예 를 나타내 는 도면 으로서 , 한국 공개 특허 번호 제 2002 - 0033883 호 에 개시 되 어 있 다 . 도 3 을 참조 하 면 , " NMOS 트랜지스터 ( MN 3 ) 의 게이트 에 는 NMOS 트랜지스터 ( MN 5 ) 를 통해 VPP - Vth 가 제공 된다 . 도 3 의 구조 를 가지 는 서브 워드 라인 구동회 로 는 메인 워드 라인 구동 신호 ( NWE ) 가 로직 "" 로우 "" 상태 이 고 서브 워드 라인 구동 신호 ( PXID ) 가 로직 "" 하이 "" 상태 일 때 서브 워드 라인 ( WL ) 을 로직 "" 로우 "" 상태 로 유지 하 기 위해 NMOS 트랜지스터 ( MN 3 ) 를 턴 온 시키 는 게이트 전압 이 VPP - Vth 이 다 . 따라서 ", 도 3 에 도시 된 서브 워드 라인 구동회 로 는 도 2 의 회로 에 비해 VPP 전원 을 덜 소모 한다 .