제 1 채널 패턴 ( CH 1 ) 과 소스 셀렉 트 라인 들 ( SSL 1 , SSL 2 ) 의 교차 부들 에 소스 셀렉 트 트랜지스터 들 ( SST 1 , SST 2 ) 이 정의 될 수 있 다 . 제 1 채널 패턴 ( CH 1 ) 과 드레 인 셀렉 트 라인 들 ( DSL 1 , DSL 2 ) 의 교차 부들 에 드레 인 셀렉 트 트랜지스터 들 ( DST 1 , DST 2 ) 이 정의 될 수 있 다 . 제 1 채널 패턴 ( CH 1 ) 과 워드 라인 들 ( WL 1 내지 WLk ) 의 교차 부들 에 메모리 셀 들 ( MC 1 내지 MCk ) 이 정의 될 수 있 다 . 제 1 채널 패턴 ( CH 1 ) 은 소스 셀렉 트 트랜지스터 들 ( SST 1 , SST 2 ) 을 직렬 로 연결 하 고 , 드레 인 셀렉 트 트랜지스터 들 ( DST 1 , DST 2 ) 을 직렬 로 연결 하 고 , 메모리 셀 들 ( MC 1 내지 MCk ) 을 직렬 로 연결 할 수 있 다 .