n 형 소스 층 S 및 n 형 드레 인 층 D 는 실리콘 층 ( 30 ) 내 에 형성 된다 . p 형 바디 B 는 소스 층 S 와 드레 인 층 D 사이 에 제공 된다 . 바디 B 는 전기 적 으로 부동 상태 에 있 고 , 정공 을 축적 또는 방출 하 여 데이터 를 저장 한다 . 게이트 유전 막 ( 50 ) 은 바디 B 상 에 제공 된다 . 게이트 유전 막 ( 50 ) 은 예 를 들 어 , 실리콘 산화 막 , 실리콘 질화 막 , 실리콘 산질 화 막 , 또는 고유 전막 ( 예 를 들 어 , HfSiO ) 을 포함 한다 . 게이트 전극 ( 60 ) 은 폴리 실리콘 을 포함 하 고 , 게이트 유전 막 ( 50 ) 상 에 제공 된다 . 게이트 전극 ( 60 ) 은 또한 워드 라인 WL 로서 기능 한다 . 측벽 층 ( 70 ) 은 실리콘 산화 막 또는 실리콘 질화 막 을 포함 하 고 , 게이트 전극 ( 60 ) 의 측면 상 에 제공 된다 . 측벽 층 ( 70 ) 은 자기 정합 ( self - alignment ) 기술 을 이용 해서 소스 층 S , 드레 인 층 D , 및 실리사이드 층 ( 80 ) 을 형성 하 도록 제공 된다 .