도 10 및 도 11 은 본 개시 의 다양 한 실시 예 들 에 의한 반도체 스택 ( 2 ) 의 상면 도 들이 고 , 도 12 는 본 개시 의 일 실시 예 에 의한 반도체 패키지 ( 1 ) 의 단면 을 도시 한 도면 이 다 . 도 10 을 참조 하 면 , 반도체 스택 ( 2 ) 은 제 1 하부 칩 ( 40 A ) 및 제 2 하부 칩 ( 40 B ) 과 동일 한 레벨 에 배치 된 제 4 하부 칩 ( 40 D ) 및 제 5 하부 칩 ( 40 E ) 을 더 포함 할 수 있 고 , 상부 칩 ( 50 ) 은 제 4 하부 칩 ( 40 D ) 및 제 5 하부 칩 ( 40 E ) 의 상단 일부 를 덮 을 수 있 다 . 즉 , 네 개 의 하부 칩 ( 40 A , 40 B , 40 D , 40 E ) 들 위 에 적어도 하나 의 상부 칩 ( 50 ) 이 적층 된 구조 를 가질 수 있 다 . 나란 하 게 배치 된 하부 칩 ( 40 A , 40 B , 40 D , 40 E ) 들 사이 에 는 각각 갭 필러 ( 70 ) 가 배치 될 수 있 다 .