피 모스 ( PMOS ) 트랜지스터 를 위한 제 1 게이트 및 엔 모스 ( NMOS ) 트랜지스터 를 위한 제 2 게이트 의 레이아웃 을 설계 하 고 , 제 1 및 제 2 게이트 별로 달리 수반 되 는 식각 바이어스 ( etch bias ) 를 보상 하 게 제 1 및 제 2 게이트 각각 의 선폭 ( CD ) 크기 를 달리 재 조정 한 후 , 선폭 크기 가 재 조정 된 제 1 및 제 2 게이트 의 레이아웃 에 대해 광 근접 효과 보정 ( OPC ) 을 수행 하 는 듀얼 폴리 실리콘 게이트 에 대한 광 근접 효과 보정 방법 을 제시 한다 . 이때 , 선폭 조정 폭 은 피 모스 ( PMOS ) 트랜지스터 에 대한 시험 제 1 게이트 들 에 대한 식각 시 수반 되 는 제 1 식각 바이어스 들 을 시험 제 1 게이트 들 의 선폭 크기 별 로 측정 하 고 , 엔 모스 ( NMOS ) 트랜지스터 에 대한 시험 제 2 게이트 들 에 대한 식각 시 수반 되 는 제 2 식각 바이어스 들 을 시험 제 2 게이트 들 의 선폭 크기 별 로 측정 한 후 , 이 들 데이터 로부터 적용 할 식각 바이어스 들 을 추출 한다 . 이후 에 , 추출 된 식각 바이어스 들 을 보상 할 선폭 조정 폭 들 을 추출 하 고 , 상기 추출 된 선폭 조정 폭 들 을 제 1 및 제 2 게이트 의 레이아웃 에 부가 하 여 제 1 및 제 2 게이트 각각 의 선폭 ( CD ) 크기 를 달리 재 조정 한다 .