실제로 , 약 1 M Ω 의 저항 으로 설계 할 경우 , 이 회로 에서 소모 되 는 전류 는 전원 전압 이 3 ~ 5 V 일 경우 , 약 2 ~ 4 ㎂ 의 전류 만 으로 동작 이 가능 하 게 할 수 있 다 . 종래 의 구조 에서 는 거의 수백 ㎂ 의 전류 가 사용 되 어야 어느 정도 안정 된 출력 을 기대 할 수 있 었 다 . 따라서 , 레벨 디 텍 션 회로 ( 200 ) 와 트랜 시언 트 디 텍 션 회로 ( 300 ) 를 칩 내 에 모두 구현 하 는 경우 에 는 , 레벨 디 텍 션 회로 ( 200 ) 가 담당 하 는 전원 전압 의 기울기 가 제한 됨 으로써 전력 소모 를 줄이 면서 안정 된 출력 을 기대 할 수 있 게 된다 .