본 발명 의 몇몇 실시 예 에 따른 반도체 장치 는 NMOS 영역 에 배치 되 는 제 1 내부 스 페이서 ( 141 ) 의 물 성 및 PMOS 영역 에 배치 되 는 제 2 내부 스 페이서 ( 142 ) 의 물 성 을 조절 하 여 , NMOS 트랜지스터 의 문턱 전압 과 PMOS 트랜지스터 의 문턱 전압 사이 의 문턱 전압 쉬프 트 ( shift ) 를 효과 적 으로 형성 함 으로써 반도체 장치 의 신뢰 성 을 향상 시킬 수 있 다 .