도 24 는 도 23 의 동작 모드 를 갖 는 DRAM 에서 의 데이터 입력 버퍼 ( 10 B , 12 B , 22 B , 26 B ) 의 예 를 도시 하고 있 다 . 데이터 입력 버퍼 ( 10 B , 12 B , 22 B , 26 B ) 는 , 도 15 에 도시 한 비교 회로 ( COMP ) 로부터 의 출력 신호 가 아니 라 , 레이턴 시 신호 ( LT 4 MZ ) 를 제 1 동작 모드 신호 ( MD 1 Z ) 로서 스위치 ( SW 6 , SW 7 ) 에 공급 한다 . 그 외 의 구성 은 , 도 15 에 도시 한 데이터 입력 버퍼 ( 10 A , 12 A , 22 A , 26 A ) 와 동일 하 다 . 이 에 따라 , 전원 전압 ( VDDQ ) 이 높 으며 ( 1 . 8 V ) , 또한 클록 주파수 가 높 을 때 만 ( 100 ㎒), 레벨 시프 터 ( LSFT 1 ) 를 통과 시키 지 않 고 출력 신호 ( OUT ) 가 출력 된다 .