상기 제 1 박막 트랜지스터 는 상기 게이트 라인 에서 신장 된 제 3 게이트 전극 과 ; 상기 게이트 절 연막 을 사이 에 두 고 상기 제 3 게이트 전극 과 중첩 되 게 형성 되 는 제 3 반도체 패턴 과 ; 상기 제 3 반도체 패턴 과 전기 적 으로 접속 됨 과 아울러 상기 데이터 라인 에서 신장 된 제 3 소스 전극 과 ; 상기 제 3 소스 전극 과 마주 보 며 상기 화소 전극 과 접속 된 제 3 드레 인 전극 을 구비 한다 .