메모리 셀 어레이 ( 110 ) 는 복수 의 메모리 블록 들 ( BLK 1 ~ BLKz ) 을 포함 한다 . 복수 의 메모리 블록 들 ( BLK 1 ~ BLKz ) 은 행 라인 들 ( RL ) 을 통해 어드레스 디코더 ( 121 ) 에 연결 된다 . 복수 의 메모리 블록 들 ( BLK 1 ~ BLKz ) 은 비트 라인 들 ( BL 1 내지 BLm ) 을 통해 읽 기 및 쓰 기 회로 ( 123 ) 에 연결 된다 . 복수 의 메모리 블록 들 ( BLK 1 ~ BLKz ) 각각 은 복수 의 메모리 셀 들 을 포함 한다 . 실시 예 로서 , 복수 의 메모리 셀 들 은 불휘발성 메모리 셀 들 이 다 . 복수 의 메모리 셀 들 중 동일 워드 라인 에 연결 된 메모리 셀 들 은 하나 의 물리 페이지 로 정의 된다 . 즉 메모리 셀 어레이 ( 110 ) 는 다수 의 물리 페이지 들 로 구성 된다 . 본 발명 의 실시 예 에 따르 면 , 메모리 셀 어레이 ( 110 ) 에 포함 된 복수 의 메모리 블록 들 ( BLK 1 ~ BLKz ) 각각 은 복수 의 더미 셀 들 을 포함 할 수 있 다 . 더미 셀 들 은 드레 인 선택 트랜지스터 와 메모리 셀 들 사이 와 소스 선택 트랜지스터 와 메모리 셀 들 사이 에 적어도 하나 이상 직렬 로 연결 될 수 있 다 .