도 4 는 본 발명 에 따른 멀티 핑거 NMOSFET ESD 보호 회로 를 보여준다 . 도 4 의 회로 는 또한 5 개 의 핑거 들 ( 40 A - 40 E ) 을 가지 며 , 이 핑거 들 각각 은 기생 바이 폴라 트랜지스터 , 기생 주입 소스 ( 43 A - 43 E ) , 기생 저항 ( 47 A - 47 E ) 을 포함 한다 . 상기 기생 바이 폴라 트랜지스터 에서 , 베이스 ( 46 A - 46 E ) 는 각각 의 핑거 의 바디 이 다 . I / O 패드 ( 41 ) 및 기판 링 컨 택 ( 49 ) 은 도 3 에 도시 된 것 들 과 동일 하 다 . 만약 핑거 들 ( 30 A - 30 E ) 각각 을 위한 설계 레이아웃 이 동일 하 다면 , 핑거 들 ( 40 A - 40 E ) 각각 은 실질 적 으로 동일 한 량 의 기생 주입 전류 를 갖 는다 . 멀티 핑거 반도체 디바이스 의 핑거 들 ( 40 A - 40 E ) 의 배치 에서 의 차이 들 은 위 에서 논의 된 바 와 같이 기생 저항 들 ( 47 A - 47 E ) 의 저항 값 에서 의 차이 들 을 초래 한다 .