본 발명 에 따른 반도체 메모리 장치 의 비트 라인 프리 차지 전압 제어 회로 는 펄스 ( pulse ) 의 인 에 이 블 구간 이 액티브 완료 시간 으로 , 뱅크 액티브 신호 ( BA ) 가 지연 되 어 지연 신호 ( signal _ d ) 로서 출력 되 기 까지 의 지연 시간 이 기준 액티브 완료 시간 으로 하 여 액티브 완료 시간 과 기준 액티브 완료 시간 을 비교 하 고 그 비교 결과 를 제어 신호 ( ctrl ) 로서 출력 한다 .