전술 한 구성 을 갖 는 본 발명 의 반도체 디바이스 테스트 시스템 의 동작 을 살펴보 면 , 제어 용 컴퓨터 로부터 의 신호 가 메인 기판 ( 130 ) 의 인터페이스 칩 ( 131 ) 과 중계 용 커넥터 ( 122 ) , ( 120 ) 를 거쳐 ALPG 칩 ( 114 ) 에 전달 되 면 , ALPG 칩 ( 114 ) 은 미리 정해진 테스트 패턴 을 발생 시켜 드라이버 / 컴 패 레이터 혼 성 칩 ( 113 ) 의 드라이버 회로 로 전달 하 고 , 다시 드라이버 회로 는 하이 픽스 보드 의 테스트 소켓 ( 12 ) 을 통해 DUT ( 40 ) 에 데이터 를 기록 한다 . 다음 으로 , 드라이버 / 컴 패 레이터 혼 성 칩 ( 113 ) 의 컴 패 레이터 회로 를 통해 DUT ( 40 ) 에 기록 된 신호 를 판독 하 여 그 레벨 의 적정 성 여부 를 체크 한 후 에 그 결과 를 ALPG 칩 ( 114 ) 으로 전전달 하 고 , ALPG 칩 ( 114 ) 은 다시 그 결과 를 중계 용 커넥터 ( 120 ) , ( 122 ) 와 인터페이스 칩 ( 131 ) 을 통해 제어 용 컴퓨터 로 전달 함 으로써 제어 용 컴퓨터 가 최종 적 으로 해당 DUT ( 40 ) 의 불량 여부 를 판단 하 게 된다 .