테라스 영역 은 , 주변 회로 부 를 위한 적어도 하나 의 반도체 디바이스 를 포함 하 는 상호 연결 영역 ( 200 ) 과 메모리 어레이 영역 ( 100 ) 사이 에 위치 되 는 계단 영역 ( 300 ) 내 에 형성 된다 . 단차 형 공동 은 , 단차 형 공동 의 수평 단면 형상 이 반도체 재료 층 ( 10 ) 의 상부 표면 으로부터 의 수직 거리 의 함수 로서 단계 적 으로 변화 하 도록 , 다양 한 단차 형 표면 들 을 가질 수 있 다 . 일 실시 예 에서 , 단차 형 공동 은 처리 단계 들 의 세트 를 반복 적 으로 수행 함 으로써 형성 될 수 있 다 . 처리 단계 들 의 세트 는 , 예 를 들 어 , 하나 이상 의 레벨 만큼 공동 의 깊이 를 수직 으로 증가 시키 는 제 1 유형 의 에칭 공정 , 및 제 1 유형 의 후속 에칭 공정 에서 수직 으로 에칭 될 구역 을 측 방향 으로 확장 시키 는 제 2 유형 의 에칭 공정 을 포함 할 수 있 다 . 본 명세서 에 사용 되 는 바 와 같이 , " 교번 하 는 복수 를 포함 하 는 구조물 의 "" 레벨 "" 은 구조물 내 의 제 1 재료 층 및 제 2 재료 층 의 쌍 의 상대 위치 로서 정의 된다 . "