도 5 를 참조 하 면 , 록 검출기 는 지연 고정 루프 ( DLL ) 가 록 킹 되 기 전 까지 자 가 보정 블록 의 제어 전압 값 ( Vmod 16 ( i + 1 ) ) 들 을 초기 화 시킨다 . 따라서 제 어 전압 값 이 초기 화 되 지 않 았 을 경우 지연 고정 루프 가 록 킹 을 이루 기 전 까지 타이밍 비교기 동작 에 의해 발생 할 수 있 는 초기 에러 값 들 을 없앨 수 있 다 . 상기 록 검출기 는 버퍼 단 을 통과 한 두 클록 신호 Bb 0 와 Bb 16 을 입력 으로 한다 . 상기 Bb 0 신호 는 버퍼 단 을 통과 한 기준 클록 의 역 신호 이 고 , 상기 Bb 16 신호 는 버퍼 단 을 통과 한 전압 제어 지연선 의 마지막 클록 의 역신 호이 다 . 상기 두 클록 신호 의 차이 가 미리 정해진 지연 량 ( td ) 보다 작 을 경우 록 검출기 는 en _ calib 신호 를 ' H ' 에서 ' L ' 로 바꾸 게 되 고 상기 자 가 보정 블록 은 보정 동작 을 시작 한다 .