입력 신호 ( SIN ) 가 제 1 포지티브 공급 레벨 ( VDDH ) 에서 네거티브 공급 레벨 ( VSS ) 로 점차 적 으로 천이 하 는 동안 , 하나 의 풀 하이 경로 ( MP 1 ~ MP 3 ) 에 대해 2 개 의 풀 로우 경로 ( MN 1 ~ MN 2 및 MN 5 ~ MN 6 ) 가 있 기 때문 에 , 제 1 반전 신호 ( INB 1 ) 및 출력 신호 ( SOUT ) 는 원래 의 문턱 전압 ( Vt ) 보다 늦 게 플립 ( flip ) 될 것 이 다 . 도 7 에 도시 된 바 와 같이 , 입력 신호 ( SIN ) 가 낮 은 문턱 전압 ( Vt -) 에 도달 하 면 , 출력 신호 ( SOUT ) 는 제 2 포지티브 공급 레벨 ( VDDM ) 에서 네거티브 공급 레벨 ( VSS ) 로 플립 된다 . 이 경우 에 , " 입력 버퍼 회로 ( 100 b ) 는 논리 "" 0 "" 에서 논리 "" 1 "" 까지 의 입력 신호 ( SIN ) 와 관련 된 하나 의 문턱 전압 ( Vt ) 과 "," 논리 "" 1 "" 에서 논리 "" 0 "" 까지 의 입력 신호 ( SIN ) 와 관련 된 또 다른 문턱 전압 ( Vt ) 을 갖 는 슈미트 트리거 함수 를 갖 는다 . "