따라서 , 스위치 ( SW 1 ) 로부터 의 전류 에 대응 하 여 저항 ( RSIG ) 의 저항 치 를 설정 함 으로써 , 연산 증폭기 ( 19 ) 의 ＋ 측 입력 단자 에 대해 , 펄스 ( φ clk ) 가 「 L 」 레벨 기간 , 즉 차동 증폭기 ( 18 ) 가 다음 단의 회로 에 대하 여 출력 신호 ( VOUT ) 를 출력 하 는 기간 , 전기 신호 ( AIN ) 의 파형 을 종래 의 삼각파 형상 에 비교 하 여 플랫 한 상태 로 할 수 있 다 .