도 2 에 도시 된 바 와 같이 , 각각 의 채널 구조 영역 ( 210 ) 은 각각 WL 방향 을 따라 연장 되 는 하나 이상 의 슬릿 구조 ( 214 ) 를 포함 할 수 있 다 . 적어도 일부 슬릿 구조 ( 214 ) 는 채널 구조 영역 ( 210 ) 에서 채널 구조 ( 212 ) 의 어레이 에 대한 공통 소스 접촉 으로서 기능 할 수 있 다 . 슬릿 구조 ( 214 ) 는 또한 3 D 메모리 장치 ( 100 ) 를 다수 의 메모리 핑거 ( 242 ) 및 / 또는 더미 메모리 핑거 ( 246 ) 로 분할 할 수 있 다 . 상단 선택 게이트 컷 ( 255 ) 은 , 메모리 핑거 ( 242 ) 의 상단 선택 게이트 ( top select gate : TSG ) 를 2 개 의 부분 ( 예컨대 , 2 개 의 메모리 페이지 ) 으로 분할 하 기 위해 WL 방향 을 따라 각 메모리 핑거 ( 242 ) 의 중심선 을 따라 배치 될 수 있 다 . 상단 선택 게이트 컷 ( 255 ) 은 실리콘 산화물 , 실리콘 질화물 , 실리콘 산질 화물 , 또는 이 들 의 임의 의 조합 을 포함 하 지만 이 에 제한 되 지 않 는 유전체 재료 를 포함 할 수 있 다 .