결과 적 으로 , 본 명세서 의 실시 예 에 따른 디스플레이 장치 는 각 화소 ( PA ) 내 에 위치 하 는 구동 회로 가 제 2 반도체 패턴 ( 310 ) 을 포함 하 는 박막 트랜지스터 ( 200 , 300 ) 로 구성 될 수 있 다 . 그리고 , 제 2 반도체 패턴 ( 310 ) 의 제 2 채널 영역 ( 310 C ) 상 에 위치 하 는 제 2 게이트 절 연막 ( 114 ) 이 제 2 반도체 패턴 ( 310 ) 의 제 2 소스 영역 ( 310 S ) 및 제 2 드레 인 영역 ( 310 D ) 을 노출 할 수 있 다 . 또한 , 제 2 게이트 절 연막 ( 114 ) 상 에 배치 된 제 2 게이트 전극 ( 330 ) 은 제 2 반도체 패턴 ( 310 ) 의 제 2 소스 영역 ( 310 S ) 에 인접 한 제 2 게이트 절 연막 ( 114 ) 의 일부 영역 및 제 2 반도체 패턴 ( 310 ) 의 제 2 드레 인 영역 ( 310 D ) 에 인접 한 제 2 게이트 절 연막 ( 114 ) 의 일부 영역 을 노출 할 수 있 다 . 따라서 , 제 2 게이트 절 연막 ( 114 ) 의 양측 상부 면은 제 2 게이트 전극 ( 330 ) 과 중첩 하 지 않 을 수 있 다 . 그리고 , 제 2 게이트 전극 ( 330 ) 과 중첩 하 지 않 고 노출 된 제 2 게이트 절 연막 ( 114 ) 의 양측 상부 면 의 일부 가 제거 되 어 단 차부 ( 114 r ) 가 형성 될 수 있 다 . 이 에 따라 , 본 명세서 제 2 게이트 절 연막 ( 114 ) 의 단차 부 ( 114 r ) 에 의해 제 2 반도체 패턴 ( 310 ) 과 제 2 게이트 전극 ( 330 ) 사이 의 쇼트 ( short ) 가 방지 될 수 있 다 . 따라서 , 본 명세서 의 실시 예 에 따른 디스플레이 장치 에서 는 각 화소 ( PA ) 내 에 위치 하 는 구동 회로 의 신뢰 성 이 향상 될 수 있 다 .