제 2 어드레스 레지스터 ( Add Reg . B ) ( 27 ) 는 , 내부 블록 어드레스 레지스 터 ( 35 , 36 - 1 , 36 - 2 ) 에 의해 구성 되 어 있 다 . 제 2 어드레스 레지스터 ( 27 ) 는 , 후술 하 지만 , " 데이터 판독 동작 시의 "" 비지 기간 "" 중 에 ", 시 퀀서 ( 17 ) 로부터 의 어드레스 제어 신호 ( addfetch ) 에 따라서 , 컨트롤 게이트 드라이버 ( 19 ) 에 페이지 어드레스 신호 ( AC [ page ] ) 를 출력 하 고 , 로우 디코더 ( 11 - 1 , 11 - 2 ) 에 블록 및 플레인 어드레스 신호 ( AC [ block ] , AC [ plane ] ) 를 출력 한다 . 그 때문 에 ， 플레인 마다 임의 의 블록 에 존재 하 는 플레인 간 에서 공통 의 페이지 어드레스 를 갖 는 복수 의 페이지 를 선택 하 여 판독 할 수 있 다 .