도 6 을 참조 하 면 , 도 5 의 전자 패키지 를 수직 방향 으로 다섯 층 스택 하 여 구성 된 전자 패키지 를 나타낸 것 이 다 . 본 실시 예 에 따르 면 , 반도체 칩 ( 12 a , 12 b ) 을 수직 으로 스택 한 구조 이 므로 종래 수평 방식 으로 반도체 칩 을 실장 할 때 보다 패턴 사이즈 를 줄일 수 있 다 . 또한 , 빌드 업 층 을 형성 함 으로써 , 반도체 칩 의 전기 접점 을 연결 할 수 있 는 미세 패턴 을 형성 할 수 있 어 , CSP 의 신뢰도 를 향상 시킬 수 있 다 .