NAND 셀 각각 은 32 개 의 메모리 셀 트랜지스터 ( MT 0 ∼ MT 31 ) 와 , 선택 트랜지스터 ( ST 1 , ST 2 ) 를 포함 하 고 있 다 . 설명 의 간결 화 를 위해 , 메모리 셀 트랜지스터 ( MT 0 ∼ MT 31 ) 를 간단히 메모리 셀 트랜지스터 MT 라고 칭하 는 경우 가 있 다 . 메모리 셀 트랜지스터 MT 는 적층 게이트 구조 를 갖 는다 . 적층 게이트 구조 는 반도체 기판 상 에 게이트 절 연막 을 개재 시켜 형성 된 전하 축적 층 ( 예 를 들 어 부유 게이트 ) 과 , 부유 게이트 상 에 게이트 간 절 연막 을 개재 시켜 형성 된 제어 게이트 전극 을 구비 하 고 있 다 . 메모리 셀 트랜지스터 MT 의 개수 는 32 개 에 한정 되 지 않 고 , 8 개 , 16 개 , 64 개 , 128 개 및 256 개 일 수 도 있 으며 , 그 수 가 한정 되 지 는 않 는다 . 서로 인접 하 는 메모리 셀 트랜지스터 MT 는 소스 및 드레 인 을 공유 하 고 있 다 . 메모리 셀 트랜지스터 MT 는 선택 트랜지스터 ( ST 1 , ST 2 ) 사이 에 메모리 셀 트랜지스터 의 전류 경로 가 직렬 접속 되 도록 배치 되 어 있 다 . 직렬 접속 된 메모리 셀 트랜지스터 MT 의 일단 ( 一端 ) 측 의 드레 인 영역 은 선택 트랜지스터 ST 1 의 소스 영역 에 접속 되 고 , 타단 ( 他端 ) 측 의 소스 영역 은 선택 트랜지스터 ST 2 의 드레 인 영역 에 접속 된다 .