제 1 메모리 칩 ( 120 ) 은 , 도 2 a 에 도시 된 바 와 같이 , 32 개 의 데이터 입출력 핀 들 ( DQ 0 - DQ 31 ) 마다 데이터 입출력 동작 의 타이밍 을 제어 하 는 데이터 전송 클럭 들 ( WCK 01 , WCK 23 ) 과 연결 된다 . 데이터 전송 클럭 들 ( WCK 01 , WCK 23 ) 각각 은 차동 신호 쌍 으로 제공 된다 . 제 1 데이터 전송 클럭 쌍 ( WCK 01 , / WCK 01 ) 은 DQ 0 - 7 , DQ 16 - 23 데이터 입출력 핀 들 과 연결 되 고 , 제 2 데이터 전송 클럭 쌍 ( WCK 23 , / WCK 23 ) 은 DQ 8 - 15 , DQ 24 - 31 데이터 입출력 핀 들 과 연결 된다 . 제 2 메모리 칩 ( 130 ) 도 , 도 2 b 에 도시 된 바 와 같이 , 제 1 데이터 전송 클럭 쌍 ( WCK 01 , / WCK 01 ) 은 DQ 0 - 7 , DQ 16 - 23 데이터 입출력 핀 들 과 연결 되 고 , 제 2 데이터 전송 클럭 쌍 ( WCK 23 , / WCK 23 ) 은 DQ 8 - 15 , DQ 24 - 31 데이터 입출력 핀 들 과 연결 된다 .