상기 반도체 기판 에 평행 하 게 신장 된 복수 개 의 활성 영역 들 이 배치 된다 . 상기 게이트 패턴 들 은 평행 하 게 형성 되 어 상기 활성 영역 들 과 교차 한다 . 본 발명 에서 , 상기 게이트 패턴 들 및 상기 활성 영역 들 은 신장 방향 에 대해 서로 비스듬히 교차 한 다 . 상기 게이트 패턴 과 교차 하 는 활성 영역 에 트랜지스터 의 채널 이 형성 되 고 , 상기 활성 영역 과 상기 게이트 패턴 이 비스듬이 교차 하 여 상기 트랜지스터 의 채널 폭 및 채널 길이 는 상기 활성 영역 과 상기 게이트 패턴 이 수직 으로 교차 하 는 경우 보다 증가 될 수 있 다 .