제 1 게이트 패턴 ( 105 ) 과 제 2 게이트 패턴 ( 107 ) 양측 의 반도체 기판 ( 101 ) 내 에 는 소스 / 드레 인 접합 영역 ( 미도 시 됨 ) 이 형성 된다 . 도 1 a 의 레이아웃 도면 을 참조 하 면 , 이러 한 소스 / 드레 인 접합 영역 은 소정 간격 으로 이격 된 복수 개 의 소스 / 드레 인 콘 택 ( C ) 을 통하 여 후속 비트 라인 또는 스토리지 전극 과 연결 된다 .