이어서 , 큰 축 적 전하량 을 얻 기 위해서 , 항전 계 이상 의 소스 · 게이트 전압 ( │ VSG │= 20 V ) 을 2 , 000 초간 이상 인가 하 여 폴링 처리 를 행한 후 , 디바이스 의 전류 - 전압 ( ISD - VSD ) 특성 을 실온 에서 측정 하 였 다 . 도 5 와 같이 음 의 게이트 전압 을 인가 한 경우 는 게이트 전압 의 증가 와 함께 전류 값 이 증가 하 는 전형 적 인 p 형 의 트랜지스터 특성 을 나타내 었 다 ( 도 5 ( A ) ) . 한편 , 양 의 게이트 전압 을 인가 한 경우 는 , 게이트 전압 을 인가 하 면 공핍 화 가 진행 되 고 , 전류 값 이 감소 하 여 행해 지 지만 , 20 V 이상 이 면 반전 층 이 형성 되 고 , 전류 값 이 증가 하 는 n 형 의 특성 을 나타내 었 다 ( 도 5 ( B ) ) . 구리 프탈 로 시아닌 층 이 p 형 이 고 , 추가 로 밴드 갭 이 1 . 5 eV 로 크 기 때문 에 , 다량 의 전하 를 축적 하 고 있 음 에 도 불구 하 고 , 약한 반전 상태 라고 생각 된다 . 이 때문 에 , n 형 의 소스 · 드레 인 전류 값 은 p 형 의 소스 · 드레 인 전류 값 에 비하 여 2 , 000 분 의 1 ( │ Vg │= 50 V 일 때 ) 로 작 은 값 을 나타낸다 . 전계 효과 이동도 는 통상 포화 전류 값 으로부터 구해 지 지만 , 이 디바이스 에서 는 정전 용량 이 Q = CV 로 결정 되 지 않 기 때문 에 , 소 스 · 드레 인 전류 - 소스 · 드레 인 전압 곡선 의 채널 컨덕턴스 로부터 이동도 ( ∫) 를 어림잡 았 다 . VT 는 소스 · 드레 인 전류 가 상승 하 는 역치 전압 이 고 , ISD =( W / L ) μ [ P + C ( VSG - VT ) ] VSD 의 식 을 이용 하 였 다 . p 형 의 이동도 는 4 . 1 × 10 - 3 ㎠/ Vs 이 고 , 산화 실리콘 을 게이트 절 연막 으로 한 전계 효과 트랜지스터 에서 얻 어 지 는 값 과 거의 동일 한 정도 였 다 .