도 7 C 는 본 발명 의 일부 실시 예 들 에 따른 , 도 7 a 에 도시 된 클럭 주파수 체배 기 회로 ( 720 ) 를 도시 하 는 개략 도 이 다 . 클럭 주파수 체배 기 ( 720 ) 는 도 7 A 및 도 7 B 에 도시 된 주파수 체배 기 회로 ( 710 ) 와 유사 하 며 , 디지털 프로그래머 블 지연 회로 ( Tdelay 4 ) 가 디지털 프로그래머 블 지연 회로 ( Tdelay 2 ) 로 대체 되 어 있 다 . 도 7 a 및 도 7 b 에 도시 된 바 와 같이 , 클럭 주파수 - 디지털 변환기 ( 760 ) 와 함께 주파수 체배 기 ( 720 ) 는 입력 클럭 신호 ( CLOCK _ OUT 2 X ) 를 수신 하 고 입력 클럭 신호 ( 701 ) 의 4 배 에 해당 하 는 클럭 주파수 를 갖 는 출력 클럭 신호 ( CLOCK _ OUT 4 X ) 를 제공 한다 .