도 4 를 참조 하 면 , 바 ( Bar ) 형 의 제 1 활성 영역 ( 220 ) 에 대하 여 단부 에 위치 한 질화 막 스 페이서 ( 255 ) 를 제거 한다 . 이때 , 제 1 활성 영역 ( 220 ) 의 단부 는 후 속 에 형성 되 는 피모 오스 ( PMOS ) 트랜지스터 의 길이 ( Length ) 방향 에 위치 한 면 으로 단부 에 형성 된 질화 막 스 페이서 ( 255 ) 를 노출 시키 는 하드 마스크 패턴 을 이용 하 여 제거 공정 을 수행 한다 . 여기 서 , 하드 마스크 패턴 은 질화 막 과 식각 선택 비 를 갖 는 산화 막 층 을 이용 하 는 것 이 바람직 하 며 , 정확 하 게 단부 에 위치 한 질화 막 스 페이서 ( 255 ) 부분 만 을 노출 시키 는 하드 마스크 패턴 을 형성 하 는 것 은 공정 마진 확보 가 어려우므로 피모 오스 ( PMOS ) 트랜지스터 의 채널 영역 에 영향 을 주 지 않 는 범위 내 에서 노출 영역 을 결정 하 여 형성 하 는 것 이 바람직 하 다 . 또한 , 후속 의 하드 마스크 패턴 제거 공정 에서 제 1 산화 막 층 ( 270 ) 도 같이 식각 되 므로 질화 막 스 페이서 ( 255 ) 제거 공정 후 에 제 2 산화 막 층 ( 미 도시 ) 을 더 형성 해 주 는 것 이 바람직 하 다 .