프로그래밍 가능 한 정 동작 전류 들 , 공통 - 모드 과 도 내성 , 및 개별 피 킹 주파수 와 동일 하 거나 ( 또는 무시 할 수 있 을 정도 로 상이 한 ) 캐스케이드 된 피 킹 주파수 를 갖 는 제 1 피 킹 이득 스테이지 및 제 2 피 킹 이득 스테이지 를 포함 하 는 프론트 - 엔드 회로 가 기재 된다 . 도 10 은 낮 은 입력 임피던스 를 갖 는 수신기 프론트 엔드 의 제 1 피 킹 이득 스테이지 의 회로도 를 도시 한다 . 트랜지스터 들 ( 808 , 812 , 및 816 ) 및 트랜지스터 ( 810 , 814 , 및 818 ) 는 대칭 공통 - 게이트 차동 회로 의 2 개 의 절반 들 을 형성 한다 . 전류 ( 802 ) 의 절반 은 트랜지스터 ( 812 ) 로 흐르 고 전류 ( 802 ) 의 절반 은 트랜지스터 ( 814 ) 로 흐른다 . 트랜지스터 들 ( 812 및 814 ) 의 공통 - 게이트 노드 는 가상 접지 로서 구성 된다 . 차동 신호 들 의 쌍 의 각 신호 는 차동 트랜지스터 들 의 쌍 의 대향 트랜지스터 의 게이트 에 걸쳐 결합 되 며 , 이 는 차동 신호 들 의 쌍 의 각 신호 의 이득 을 증가 시키 거나 최대 화 시킨다 . 입력 노드 IN ( +) 은 트랜지스터 ( 810 ) 의 게이트 에 걸쳐 결합 되 고 입력 IN ( -) 은 트랜지스터 ( 808 ) 의 게이트 에 걸쳐 결합 된다 . 트랜지스터 들 ( 808 및 816 ) 의 전류 밀도 들 ( 즉 , W / L 당 전류 , 여기 서 W 는 트랜지스터 게이트 의 폭 이 고 L 은 트랜지스터 채널 의 길이 임 ) 은 동일 하 게 설정 되 고 , 따라서 트랜지스터 들 ( 810 및 818 ) 의 전류 밀도 들 ( 예 를 들 어 , 트랜지스터 들 ( 808 816 ) 의 전체 전류 비 는 k : 1 이 며 , 여기 서 k 는 정수 , 예 를 들 어 4 : 1 이 고 , 전류 밀도 들 은 각각 전술 한 바 와 같이 등화 된다 ) 과 각각 등화 된다 . 제 1 피 킹 이득 스테이지 ( 606 ) 의 차동 회로 의 각각 의 절반 은 완전히 격리 되 어 있 으며 , 임의 의 기생 접합 들 을 활성 화 시키 지 않 고 입력 차동 노드 들 의 쌍 IN ( +) 및 IN ( -) 상 에서 대 규모 공통 모드 과도 ( 예 를 들 어 , ± 0 . 5 V ) 를 견딜 수 있 다 .