도 9 를 참조 하 면 , 제 2 도 전막 ( 250 ) 상 에 하드 마스크 ( 도시 되 지 않 음 ) 를 형성 한 다음 , 상기 제 2 하드 마스크 를 식각 마스크 로 이용 하 는 이방성 식각 공정 을 수행 하 여 제 2 도 전막 ( 260 ) 및 제 1 도 전막 ( 250 ) 을 순차 적 으로 식각 한다 . 이 에 따라 , 제 1 도 전막 패턴 ( 252 ) 및 제 2 도 전막 패턴 ( 262 ) 을 포함 하 는 게이트 전극 ( 270 ) 을 형성 한다 . 게이트 전극 ( 270 ) 은 반응 성 이온 식각 공정 또는 건식 식각 공정 을 이용 하 여 형성 될 수 있 다 . 제 1 도 전막 패턴 ( 252 ) 이 제 1 내지 제 3 리세 스 ( 210 , 220 , 230 ) 를 매립 하 기 때문 에 , 게이트 전극 ( 270 ) 은 소스 / 드레 인 영역 들 에 인접 하 여 형성 될 수 있 다 . 게이트 전극 ( 270 ) 이 형성 됨 에 따라 , 기판 ( 200 ) 상 에 게이트 절 연막 ( 240 ) , 게이트 전극 ( 270 ) 및 소스 / 드레 인 영역 들 을 포함 하 는 트랜지스터 가 형성 된다 . 게이트 전극 ( 270 ) 은 제 3 리세 스 ( 230 ) 의 면적 만큼 확장 된 면적 을 가지 는 동시 에 제 3 리세 스 ( 230 ) 의 부피 만큼 증가 된 부피 를 가질 수 있 다 . 따라서 , 반도체 장치 의 디자인 룰 이 감소 하 더라도 , 게이트 영역 의 감소 를 적절 하 게 보상 하 여 상기 트랜지스터 의 몸체 효과 를 감소 시킬 수 있 다 .