도 4 A , 도 4 B , 도 4 C 및 도 4 D 는 , 위상 시프 터 ( 5 ) 의 회로 구성 예 를 도시 하 는 도면 이 다 . 도 4 A 에 도시 한 위상 시프 터 는 , 입력 단자 In 과 출력 단자 Out 사이 에 직렬 로 접속 된 인덕 터 ( 9 a ) 와 , 병렬 로 접속 된 2 개 의 캐 패 시터 ( 11 a , 11 b ) 로 구성 되 어 있 다 . 도 4 B 에 도시 한 위상 시프 터 는 , 입력 단자 In 과 출력 단자 Out 사이 에 직렬 로 접속 된 2 개 의 인덕 터 ( 9 b , 9 c ) 와 , 병렬 로 접속 된 캐 패 시터 ( 11 c ) 로 구성 되 어 있 다 . 도 4 A 및 도 4 B 에 도시 한 위상 시프트 회로 는 , 예 를 들 면 , 입력 단자 In 으로부터 들어온 신호 의 위상 을 90 ° 늦추 어 출력 단자 Out 로부터 출력 하 는 지연 위상 시프트 형 의 위상 시프 터 로서 이용 할 수 있 다 .