본 발명 의 일 실시 예 에 따른 반도체 메모리 장치 는 , 제 1 방향 을 따라서 셀 영역 및 연결 영역 이 정의 된 기판 상 에 배치 된 로직 구 조체 ; 상기 로직 구조 체 상 에 배치 된 소스 플레이트 상 에 교대 로 적층 된 복수 의 전 극막 들 및 층간 절 연막 들 을 포함 하 는 전극 구 조체 ; 상기 셀 영역 에서 상기 전극 구 조체 를 관통 하 는 수직 채널 ; 상기 연결 영역 에서 상기 전극 구조 체 상 에 배치 되 며 복수 의 개구 홀 들 을 갖 는 하드 마스크 패턴 ; 상기 개구 홀 들 하부 의 상기 전극 구 조체 에 마련 되 며 상기 전 극막 들 의 패드 영역 들 을 노출 하 는 복수 의 컨 택 홀 들 ; 및 상기 하드 마스크 패턴 과 상기 기판 간 을 연결 하 는 방전 경로 ; 를 포함 할 수 있 다 .