상기 목적 을 달성 하 기 위한 본 발명 의 전압 폴 로워 회로 는 , 각각 의 소스 가 전원 에 연결 되 며 , 게이트 가 서로 연결 되 는 제 1 및 제 2 PMOS 부하 트랜지스터 ; 게이트 로 는 제 1 바이어스 전압 을 제공 받 으며 , 소스 는 상기 제 1 PMOS 부하 트랜지스터 의 드레 인과 연결 되 며 , 소스 는 상기 제 1 및 제 2 PMOS 트랜지스터 의 게이트 와 연결 되 는 PMOS 캐스 코드 트랜지스터 ; 드레 인 이 상기 제 2 PMOS 부하 트랜지스터 의 드레 인 에 연결 되 며 , 게이트 로 는 제 2 바이어스 전압 을 제공 받 는 NMOS 캐스 코드 트랜지스터 ; 드레 인 이 상기 PMOS 캐스 코드 트랜지스터 의 드레 인 에 연결 되 며 , 게이트 로 입력 전압 을 제공 받 는 제 1 NMOS 구동 트랜지스터 ; 드레 인 이 상기 NMOS 캐스 코드 트랜지스터 의 소스 에 , 게이트 는 상기 제 2 PMOS 부하 트랜지스터 의 드레 인 에 연결 되 며 , 상기 게이트 의 전압 을 출력 전압 으로 제공 하 는 제 2 NMOS 구동 트랜지스터 ; 및 접지 와 상기 제 1 NMOS 구동 트랜지스터 및 상기 제 2 NMOS 구동 트랜지스터 의 공통 소스 에 연결 되 는 전류 전원 을 포함 한다 .