도 34 A , 34 C - 34 E 및 37 A , 도 37 B 를 참조 하 면 , PLL ( 813 ) 이 턴 온 될 시 에 , 입력 데이터 는 입력 스테이지 에서 90 ° 위상 시프트 된 클록 에 의해 래치 된다 . SCSOi 및 SDSOi 신호 및 DQi [ 0 : 3 ] 과 같 은 출력 신호 는 90 ° 위상차 를 가진 센터 클록 과 정렬 된다 . 이런 시프트 된 클록 에 의해 , 다음 디바이스 는 PLL 로부터 의 어떤 클록 위상 변경 없이 입력 데이터 를 획득 할 수 있 다 . 그것 은 이런 전체 소스 동기 클록 구조 에서 대체 PLL 온 ( 인 에 이 블 ) 및 오프 ( 디스 에이블 ) 가 가능 한 이유 이 다 .