반도체 메모리 장치 가 고집 적 화 에 따라 액티브 영역 의 크기 가 감소 하 게 되 었 고 , 이러 한 액티브 영역 에 형성 되 는 트랜지스터 의 채널 길이 도 줄어들 게 되 었 다 . 트랜지스터 의 채널 길이 가 감소 함 에 따라 , 트랜지스터 의 채널 영역 에서 의 전계 나 전위 에 미치 는 소스 / 드레 인 의 영향 이 현저 해 지 는 단채 널 효과 ( short channel effect ) 및 소스 / 드레 인 펀치 쓰루 ( punchthrough ) 현상 이 발생 되 었 다 . 예 를 들 어 , DRAM 장치 의 메모리 셀 에 채택 되 는 모스 트랜지스터 에서 단 채널 효과 가 발생 하 는 경우 , DRAM 셀 의 문턱 전압 이 감소 되 고 , 누설 전류 가 증가 되 어 DRAM 장치 의 리프 레시 특성 이 저하 되 었 다 . 이 에 따라 , DRAM 소자 의 집적도 가 증가 하 더라도 , 기판 상 에 형성 되 는 소자 의 게이트 채널 길이 를 증가 시켜 단 채널 효과 를 억제 할 수 있 는 방법 의 하나 로 리세 스 된 채널 을 갖 는 트랜지스터 가 개발 되 었 다 .