상기 한 기술 적 과제 를 달성 하 기 위한 본 발명 에 따른 반도체 메모리 장치 의 데이터 입력 회로 는 , 스트로브 분배 기 , 지연 부 , 데이터 정렬 부 , 데이터 선택 부 , 및 출력 래치 부를 포함 한다 . 스트로브 분 배기 는 내부 스트로브 신호 에 기초 하 여 , 다중 위상 ( multi - phase ) 스트로브 신호 들 을 발생 한다 . 지연 부 는 내부 입력 데이터 를 설정 시간 동안 지연 시키 고 , 지연 입력 데이터 를 출력 한다 . 데이터 정렬 부 는 다중 위상 스트로브 신호 들 에 응답 하 여 , 지연 입력 데이터 를 래치 하 고 , 제 1 입력 래치 데이터 와 제 2 입력 래치 데이터 를 발생 한다 . 데이터 선택 부 는 프리 앰 블 제어 신호 에 응답 하 여 , 제 1 입력 래치 데이터 와 제 2 입력 래치 데이터 중 어느 하나 를 선택 하 고 , 그 선택 된 데이터 를 정렬 데이터 로서 출력 한다 . 출력 래치 부 는 출력 래치 제어 신호 에 응답 하 여 , 정렬 데이터 를 래치 하 고 , 그 래치 된 데이터 를 기입 데이터 로서 글로벌 입출력 라인 에 출력 한다 . 바람직 하 게 , 제 1 입력 래치 데이터 의 위상 은 제 2 입력 래치 데이터 의 위상 보다 더 빠르 다 .