도 2 에 따르 면 , 셀 영역 에서 는 소스 영역 과 드레 인 영역 이 에피 탁 셜 층 ( 26 ) 에 의해 ESD 구조 가 됨 에 따라 동작 전류 증가 및 tREF 특성 개선 등 과 같 은 소자 특성 을 개선 시킬 수 있 다 . 아울러 , 주변 회로 영역 에서 는 금속 실리사이드 층 ( 27 ) , 특히 코발트 실리사이드 를 적용 하 므로써 콘 택 저항 을 감소 시킬 수 있 다 .