각 셀 스트링 의 드레 인 선택 트랜지스터 ( DST ) 는 해당 비트 라인 과 드레 인 측 더미 메모리 셀 들 ( DDC 1 , DDC 2 ) 사이 에 연결 된다 . 행 방향 으로 배열 되 는 셀 스트링 들 의 드레 인 선택 트랜지스터 들 은 행 방향 으로 신장 되 는 드레 인 선택 라인 에 연결 된다 . 제 1 행의 셀 스트링 들 ( CS 11 '~ CS 1 m ') 의 드레 인 선택 트랜지스터 들 은 제 1 드레 인 선택 라인 ( DSL 1 ) 에 연결 된다 . 제 2 행의 셀 스트링 들 ( CS 21 '~ CS 2 m ') 의 드레 인 선택 트랜지스터 들 은 제 2 드레 인 선택 라인 ( DSL 2 ) 에 연결 된다 .