터널 링 층 은 실리콘 산화물 , 실리콘 질화물 , 실리콘 산질 화물 , 또는 이 들 의 임의 의 조합 을 포함 하 지만 이 에 제한 되 지 않 는 유전체 재료 를 포함 할 수 있 다 . 반도체 채널 의 전자 또는 정공 은 터널 링 층 을 통해 저장 층 으로 터널 링 될 수 있 다 . 저장 층 은 메모리 동작 을 위해 전하 를 저장 하 기 위한 재료 를 포함 할 수 있 다 . 저장 층 재료 는 실리콘 질화물 , 실리콘 산질 화물 , 실리콘 산화물 과 실리콘 질화물 의 조합 , 또는 이 들 의 임의 의 조합 을 포함 하 지만 이 에 제한 되 지 않 는다 . 차단 층 은 실리콘 산화물 또는 실리콘 산화물 / 실리콘 질화물 / 실리콘 산화물 의 조합 ( ONO ) 을 포함 하 지만 이 에 제한 되 지 않 는 유전체 재료 를 포함 할 수 있 다 . 차단 층 은 알루미늄 산화물 ( Al 2 O 3 ) 층 과 같 은 고 유전율 ( high - k ) 유전체 층 을 더 포함 할 수 있 다 . 반도체 채널 및 메모리 막 은 ALD , CVD , PVD , 임의 의 다른 적절 한 공정 , 또는 이 들 의 임의 의 조합 과 같 은 하나 이상 의 박막 증착 공정 에 의해 형성 될 수 있 다 .