실시 형태 들 은 이하 의 효과 를 달성 할 수 있 다 . 여기 에 개시 하 는 다양 한 습식 에칭 공정 및 에칭 화학 물 ( 예컨대 , W 1 , W 2 , W 3 , 및 W 4 ) 은 에칭 공정 에 대해 정밀 한 제 어 및 우수 한 에칭 선택 성 을 달성 한다 . 예 를 들 어 , 습식 에칭 공정 ( 81 ) ( 도 12 참조 ) 은 하부 게이트 유전체 층 ( 82 ) 을 공격 하 지 않 고서 노출 된 P 타입 일함수 층 ( 84 ) 을 선택 적 으로 제거 하 고 , 습식 에칭 공정 ( 111 ) ( 도 16 참조 ) 은 하부 P 타입 일함수 층 ( 84 ) 을 공격 하 지 않 고서 노출 된 P 타입 일함수 층 ( 83 ) 을 선택 적 으로 제거 한다 . 이 에 , 각 금속 게이트 의 일함수 층 을 독립 적 으로 형성 및 조정 할 수 있 다 . 상이 한 층 마다 상이 한 두께 를 선택 하 는 것 과 함께 일함수 층 의 재료 의 선택 에 있 어서 유연 성 이 상승 하 여 , ( 상이 한 트랜지스터 에 대해 ) 상이 한 임계 전압 을 가진 반도체 디바이스 가 형성 될 수 있 다 . 개시 하 는 방법 은 좁 은 게이트 트렌치 내 의 상이 한 층 들 의 제거 및 퇴적 을 가능 하 게 하 는데 , 이것 은 , 고급 처리 노드 에서 는 게이트 트렌치 의 사이즈 가 축소 되 기 때문 에 고급 처리 노드 에서 중요 하 다 . 또한 , 개시 하 는 방법 은 , 예컨대 핀 ( 68 B ) 이 하이브리드 일함수 금속 을 형성 하 기 위해 2 개 의 상이 한 일함수 금속 ( 예컨대 , 84 , 83 ) 이 혼합 된 것 을 갖 는 , 도 17 에 도시 한 2 개 의 일함수 금속 을 사용 한 3 개 의 상이 한 일함수 층 의 형성 을 가능 하 게 한다 .