상기 제 1 내지 제 3 박막 트랜지스터 각각 은 게이트 전극 , 소스 전극 및 드레 인 전극 을 포함 하 고 , 상기 제 1 내지 제 3 박막 트랜지스터 의 게이트 전극 은 상기 게이트 선 에 연결 되 어 있 고 , 상기 제 1 내지 제 3 박막 트랜지스터 의 소스 전극 은 상기 데이터 선 에 연결 되 어 있 으며 , 상기 제 1 내지 제 3 박막 트랜지스터 의 드레 인 전극 은 서로 분리 되 어 있 을 수 있 다 .