상기 박막 트랜지스터 ( TFT ) 의 소오 스 전극 ( 118 ) , 상기 소오 스 전극 ( 118 ) 에 이격 되 어 배치 되 는 드레 인 전극 ( 119 ) , 상기 소오 스 전극 ( 118 ) 에 전기 적 으로 연결 되 는 상기 데이터 라인 ( 136 ) , 및 상기 데이터 라인 ( 136 ) 에 전기 적 으로 연결 되 는 상기 데이터 패드 ( 131 ) 는 상기 반도체 층 ( 117 ) 상 에 배치 된다 .