다른 시뮬레이션 을 시행 하 여 , 본 발명 의 일부 실시 예 들 에 따른 , 도 1 에 도시 된 클럭 주파수 체배 기 의 연속 근사 연산 을 실행 하 였 다 . 과도 결과 는 입력 클럭 및 2 MHz 입력 에 대한 출력 을 나타낸다 . 8 비트 SAR 을 사용 하 여 달성 된 듀티 사이클 은 50 . 4 % 이 다 . 여기 서 의 결과 는 , 입력 클럭 주기 가 단위 지연 시간 에 비해 더 크 기 때문 에 더 정확 하 다 . 상기 SAR 이 처음 으로 변환 될 때 , 약간 의 글 리치 ( glitch ) 가 다시 관찰 되 지만 , 두 번 째 변환 에서 는 데이터 가 변경 되 지 않 으므로 글 리치 는 발생 하 지 않 는다 .