제 2 전극 층 ( 5 ) 은 제 1 표면 ( 30 ) 상 의 이웃 한 우물 영역 ( 4 ) 사이 에 설치 되 는 제 1 금속 층 ( 51 ) 을 포함 한다 . 제 2 전극 층 ( 5 ) 은 반도체 소자 의 양극 ( Anode ) 으로써 사용 된다 . 제 1 금속 층 ( 51 ) 은 금 , 은 , 구리 등 이 거나 또는 이 들 의 조합 인 금속 층 일 수 있 다 . 제 1 금속 층 ( 51 ) 은 에피 택 셜 층 ( 3 ) 의 제 1 표면 ( 30 ) 상 의 우물 영역 ( 4 ) 에 대응 되 지 않 는 영역 에 위치 한다 . 일 실시 예 에서 , 제 1 금속 층 ( 51 ) 은 에피 택 셜 층 ( 3 ) 의 제 1 표면 ( 30 ) 상 의 우물 영역 ( 4 ) 에 대응 되 지 않 는 모든 영역 에 설치 된다 . 제 1 금속 층 ( 51 ) 은 에피 택 셜 층 ( 3 ) 의 제 1 표면 ( 30 ) 상 의 우물 영역 ( 4 ) 에 대응 되 지 않 는 영역 중 의 일부 영역 에 설치 될 수 도 있 음 을 이해 할 수 있 을 것 이 다 . 제 1 금속 층 ( 51 ) 과 에피 택 셜 층 ( 3 ) 사이 에 전위 장벽 높이 가 다른 쇼트 키 접촉 이 형성 되 며 , 즉 제 1 금속 층 ( 51 ) 과 에피 택 셜 층 ( 3 ) 사이 에 형성 되 는 쇼트 키 접촉 은 2 가지 이상 의 전위 장벽 높이 를 지닌다 . 전위 장벽 높이 가 다른 쇼트 키 접촉 영역 중 , 전위 장벽 높이 가 동일 한 영역 은 연속 될 수 도 있 고 중간 이 끊어질 수 도 있 다 . 일 실시 예 에서 , 전위 장벽 의 높이 는 2 가지 이 며 , 즉 제 1 금속 층 ( 51 ) 의 쇼트 키 접촉 중 일부 전위 장벽 의 높이 는 상대 적 으로 비교 적 높 고 , 다른 일부 전위 장벽 의 높이 는 상대 적 으로 낮 다 . 약간 의 선택 가능 한 실시 방식 에서 , 제 1 금속 층 ( 51 ) 의 우물 영역 ( 4 ) 에 인접 한 영역 의 쇼트 키 접촉 전위 장벽 높이 는 기타 영역 의 쇼트 키 접촉 전위 장벽 높이 보다 낮 다 . 즉 제 1 표면 ( 30 ) 상 의 이웃 한 우물 영역 ( 4 ) 사이 의 제 1 금속 층 ( 51 ) 은 상기 이웃 한 우물 영역 ( 4 ) 사이 의 중심 영역 의 쇼트 키 접촉 전위 장벽 높이 가 중심 영역 양측 의 쇼트 키 접촉 전위 장벽 높이 보다 높 다 . 중심 영역 은 완전 한 정중앙 위치 를 말 하 는 것 이 아니 라 , 정중앙 위치 양측 의 일정 한 편차 범위 를 포함 할 수 있 음 을 이해 할 수 있 을 것 이 다 . 일 실시 예 에서 , 제 1 금속 층 ( 51 ) 은 연속 된다 . 다른 일 실시 예 에서 , 제 1 금속 층 ( 51 ) 은 중간 이 이격 되 며 , 또한 이격 된 제 1 금속 층 ( 51 ) 사이 는 전기 적 으로 접속 된다 . 일 실시 예 에서 , 에피 택 셜 층 ( 3 ) 의 제 1 표면 ( 30 ) 의 우물 영역 ( 4 ) 에 대응 하 는 영역 에 금속 층 이 설치 되 고 , 상기 금속 층 과 우물 영역 ( 4 ) 사이 에 접촉 이 형성 되 며 , 바람직 하 게 는 옴 접촉 이 형성 되 고 , 상기 금속 층 은 제 1 금속 층 ( 51 ) 과 전기 적 으로 접속 된다 .