도 3 을 참조 하 면 , 본 발명 에 따른 반도체 메모리 소자 의 입력 블록 은 다수 의 어드레스 패드 ( 100 ) 와 , 다수 의 어드레스 패드 ( 100 ) 에 인가 된 어드레스 신호 를 버퍼링 하 기 위한 다수 의 어드레스 버퍼 ( 200 ) 와 , 어 드레스 버퍼 ( 200 ) 의 출력 신호 의 셋 업 / 홀드 마진 을 조절 하 기 위한 다수 의 제 1 딜레이 ( 300 ) 와 , 클럭 ( CK ) 과 반전 된 클럭 ( / CK ) 을 인가 받 기 위한 복수 의 클럭 패드 ( 400 ) 와 , 각 클럭 패드 ( 400 ) 의 출력 을 차동 입력 으로 인가 받 아 내부 전압 레벨 로 변환 하 기 위한 클럭 버퍼 ( 500 ) 와 , 클럭 버퍼 ( 500 ) 의 출력 신호 를 내부 클럭 ( ICLK ) 으로 드라이빙 하 기 위한 클럭 드라이버 ( 600 ) 와 , 내부 클럭 ( ICLK ) 에 따라 제 1 딜레이 ( 300 ) 의 출력 신호 를 래치 하 여 내부 어드레스 로서 출력 하 기 위한 다수 의 어드레스 래치 ( 700 ) 와 , 다수 의 어드레스 버퍼 ( 200 ) 가 그 각각 에 대응 하 는 어드레스 패드 ( 100 ) 와 독립 적 으로 할당 된 일정 영역 내 에 배치 되 며 , 각 어드레스 패드 와 그 에 대응 하 는 어드레스 버퍼 사이 의 배치 이격 거리 는 서로 다르 고 연결 배선 의 전기 적 길이 는 동일 하 도록 하 기 위한 제 2 딜레이 ( 800 ) 을 구비 한다 .