마찬가지 로 , PVT 변동 으로 인해 외부 에서 입력 되 는 전원 전압 ( VDD ) 의 레벨 이 변동 하 여 예정 된 레벨 보다 더 낮 아 지 면 , PMOS 트랜지스터 ( P 1 , P 2 ) 의 게이트 로 입력 되 는 접지 전압 ( VSS ) 과 전원 전압 ( VDD ) 단 사이 의 전압 레벨 ( VGS ) 차이 가 감소 되 어 PMOS 트랜지스터 ( P 1 , P 2 ) 가 갖 는 저항 값 이 증가 하 며 , 이 는 , PMOS 트랜지스터 ( P 1 , P 2 ) 의 소스 - 드레 인 접속 된 전원 전압 ( VDD ) 단 에서 중간 노드 ( MND ) 사이 에 흐르 는 전류 의 양 이 감소 되 는 것 을 의미 한다 . 즉 , 일정 한 크기 의 전류 보다 상대 적 으로 더 작 은 전류 가 흐르 게 된다 .