도 14 는 본 실시 예 에서 의 페이지 버퍼 / 센싱 회로 와 비트 라인 사이 의 전기 적 연결 관계 를 도시 한 도면 이 다 . 도 15 a 는 서브 비트 라인 SBL 과 도 14 에 도시 된 비트 라인 사이 의 연결 관계 를 도시 하고 , 도 15 b 는 캐시 메모리 C 0 및 캐시 메모리 C 1 가 판독 될 때 선택 된 비트 라인 을 도시 한다 . 또한 , 비트 라인 BL 0 내지 비트 라인 BL 15 는 도 8 a 및 도 8 b 에 도시 된 글로벌 비트 라인 GBL _ e / GBL _ o 에 대응 한다 . 게다가 , 도 14 에 도시 된 C 00 , C 01 , C 02 , 및 C 03 은 캐시 메모리 C 0 가 판독 될 때 선택 된 페이지 버퍼 / 센싱 회로 를 나타내 고 , 및 C 1 < 4 >, C 1 < 5 >, C 1 < 6 > 및 C 1 < 7 > 은 캐시 메모리 C 1 이 판독 될 때 선택 된 페이지 버퍼 / 센싱 회로 를 나타낸다 .