실시 형태 1 ∼ 3 에 관한 발진 회로 ( 1 ) 는 전류 미러 회로 ( 101 ) 를 갖 고 있 다 . 이 전류 미러 회로 ( 101 ) 에서 는 , 트랜지스터 의 출력 임피던스 가 낮 기 때문 에 , 출력 전압 에 의해 출력 전류 가 변하 고 , 전류 정밀도 가 나빠진다 . 그 때문 에 , 이 전류 미러 회로 ( 101 ) 에서 는 , 특히 출력 전압 이 변하 는 회로 에 전류 를 공급 하 는 경우 에 오 차 가 커진다 . 따라서 , 실시 형태 4 에서 는 , 상기 과제 를 해소 하 기 위한 구성 에 관해 설명 한다 .