상기 제 2 트랜지스터 영역 ( 60 ) 내 의 더미 층 ( 128 ) , 보호막 ( 117 ) , 금속 함 유막 ( 115 ) 및 고유 전막 ( 110 ) 을 연속 적 으로 패 터닝 하 여 차례 로 적층 된 제 2 고유 전 패턴 ( 110 b ) , 제 2 금속 함유 패턴 ( 115 b ) 및 제 2 더미 게이트 패턴 ( 130 b ) 을 형성 할 수 있 다 . 상기 제 2 더미 게이트 패턴 ( 130 b ) 은 차례 로 적층 된 제 2 보호 패턴 ( 117 b ) , 제 2 더미 반도체 패턴 ( 125 b ) 및 제 2 더미 하드 마스크 패턴 ( 127 b ) 을 포함 할 수 있 다 . 상기 제 2 더미 게이트 패턴 ( 130 b ) 양측 의 제 2 활 성부 ( 105 b ) 상 의 제 2 계면 층 ( 107 b ) 이 제거 될 수 도 있 다 .