한편 , 도 3 에 도시 된 박막 트랜지스터 기판 에서 제 1 내지 제 3 반도체 층 ( 141 , 142 , 143 ) 및 제 1 내지 제 3 오 믹 접촉 층 ( 151 , 152 , 153 ) 은 데이터 라인 ( 160 ) , 제 1 내지 제 3 소스 전극 ( 161 , 163 , 165 ) 및 제 1 내지 제 3 드레 인 전극 ( 162 , 164 , 166 ) 과 한 마스크 를 통해 형성 되 므로 채널 영역 을 제외 한 나머지 영역 에서 이 들 의 하부 에 중첩 되 어 형성 된다 .