본 발명 은 플 래쉬 메모리 소자 의 제조 방법 에 관한 것 으로 , 고집 적 화 되 는 반도체 소자 의 제조 공정 에 적용 할 수 없 는 SA - STI 공정 을 이용 하 지 않 고 도 하나 의 도전 층 을 이용 하 여 플로팅 게이트 를 형성 하 면서 셀 사이 의 간격 을 충분히 확보 하 여 셀 간 인터 퍼런 스 를 최소 화 할 수 있 고 , 셀 영역 의 소자 분리 막 을 소정 두께 식각 하 여 EFH 를 조절 함 으로써 유전체 막 과 플로팅 게이트 의 접촉 면적 을 증가 시켜 커플링 비 를 향상 시킬 수 있 다 . 또한 , 소자 분리 막 을 소정 깊이 로 식각 하 여 EFH 를 조절 하 는 과정 에서 터널 산화 막 , 반도체 기판 또는 플로팅 게이트 가 손상 되 는 것 을 플로팅 게이트 측벽 에 도전 층 스 페이서 를 형성 한 후 소자 분리 막 을 더욱더 식각 하 여 최종 적 으로 EFH 를 조절 함 으로써 방지 할 수 있 다 .