상술 한 과제 를 달성 하 기 위하 여 , 본 발명 에 따른 박막 트랜지스터 기판 은 제 n 게이트 라인 및 데이터 라인 과 접속 된 제 1 및 제 2 박막 트랜지스터 ; 상기 제 1 및 제 2 박막 트랜지스터 와 각각 접속 된 제 1 및 제 2 부 화소 전극 ; 상기 제 n + 1 게이트 라인 과 연결 된 게이트 전극 , 상기 게이트 전극 과 중첩 된 반도체 층 , 상기 게이트 전극 과 일부분 이 중첩 되 며 , 상기 제 2 부 화소 전극 에 접속 된 소스 전극 및 상기 소스 전극 과 마주 하 는 드레 인 전극 을 포함 하 는 제 3 박막 트랜지스터 ; 상기 제 1 및 제 2 부 화소 전극 과 동일 층 에 형성 되 며 , 상기 드레 인 전극 과 접속 된 제 1 보조 전극 ; 및 상기 게이트 라인 과 동일 층 에 형성 되 며 , 적어도 하나 이상 의 절연 층 을 사이 에 두 고 상기 제 1 보조 전극 과 적어도 일부분 이 중첩 되 는 대향 전극 을 포함 한다 .