반면 , FPGA 칩 ( 100 ) 을 컴 패 레이터 로 동작 시키 고자 할 때 에 는 ALPG 칩 ( 400 ) 에서 발생 되 는 메모리 테스트 패턴 이 FPGA 칩 ( 100 ) 에 인가 되 지 않 도록 ALPG 칩 ( 400 ) 을 제어 하 면서 각 FPGA 측 임피던스 정합 회로 ( 115 , 125 ) 에 하이 레벨 입력 전압 ( VIH ) 을 인가 하 게 된다 . 즉 , 제 1 FPGA 측 임피던스 정합 회로 ( 115 ) 로 ' VIH ' 가 인가 되 면 하이 레벨 컴 패 레이터 회로 ( 113 ) 측면 에서 제 1 FPGA 측 임피던스 정합 회로 ( 115 ) 를 바라보 았 을 때 ' VIH / 2 ' 즉 , ' VTT ' 만큼 의 전압 이 있 는 것 이 다 . 따라서 , DUT ( 800 ) 로부터 판독 신호 가 입력 됨 에 따라 FPGA 칩 ( 100 ) 이 컴 패 레이터 로 동작 될 때 에 는 각 컴 패 레이터 회로 ( 113 , 123 ) 로 는 ' VDUT 가 인가 되 는 것 이 다 . 여기 서 , VTT 는 '( VIH ) / 2 = VTT ' 의 관계 가 성립 되 어야 할 것 이 다 .