따라서 , 도 19 b 에 도시 된 바 와 같이 , 캐시 메모리 C 0 의 짝수 번 째 페이지 를 판독 할 때 , 비트 라인 BL 0 , 비트 라인 BL 2 , 비트 라인 BL 4 및 비트 라인 BL 6 이 선택 된다 . 홀수 번 째 페이지 를 판독 할 때 , 비트 라인 BL 1 , 비트 라인 BL 3 , 비트 라인 BL 5 및 비트 라인 BL 7 이 선택 된다 . 캐시 메모리 C 1 의 짝수 번 째 페이지 를 판독 할 때 , 비트 라인 BL 8 , 비트 라인 BL 10 , 비트 라인 BL 12 및 비트 라인 BL 16 이 선택 된다 . 홀수 번 째 페이지 를 판독 할 때 , 비트 라인 BL 9 , 비트 라인 BL 11 , 비트 라인 BL 13 및 비트 라인 BL 15 이 선택 된다 . 선택 되 지 않 은 비트 라인 은 비트 라인 선택 회로 ( 172 ) 의 가상 전원 을 통해 GND 레벨 에 전기 적 으로 연결 된다 . 또한 , 도 20 에 도시 한 비교 예 에서 는 , 서브 비트 라인 SBL < 7 : 0 > 은 페이지 버퍼 / 센싱 회로 에 대해 상이 한 할당 을 갖 기 때문 에 , 도 16 에 도시 된 서브 비트 라인 은 스크램블 링 된다 .