상기 제 1 하부 층 ( 141 ) 상 에 제 1 소스 라인 패턴 ( 316 ) 및 한 쌍 의 제 1 버퍼 패턴 ( 318 ) 을 형성 한다 . 상기 제 1 소스 라인 패턴 ( 316 ) 은 상기 제 1 소스 플러그 ( 314 a ) 와 접속 하 고 , 상기 한 쌍 의 제 1 버퍼 패턴 ( 318 ) 은 상기 한 쌍 의 제 1 하부 드레 인 플러그 ( 314 a ) 에 각각 접속 된다 . 이어서 , 상기 제 1 상부 층 ( 142 ) 을 반도체 기판 ( 100 ) 전면 상 에 형성 한다 .