여기 서 , 다수 의 메모리 장치 들 ( NAND 1 < 1 : 4 >, NAND 2 < 1 : 4 >, NAND 3 < 1 : 4 >, NAND 4 < 1 : 4 >) 은 , 제 1 채널 ( CH 1 ) 의 제 1 경로 ( WAY 1 ) 에 연결 되 며 각각 다수 의 제 1 메모리 블록 들 ( 미 도시 ) 을 포함 하 는 다수 의 제 1 메모리 장치 들 ( NAND 1 < 1 : 4 >) 과 , 제 1 채널 ( CH 1 ) 의 제 2 경로 ( WAY 2 ) 에 연결 되 며 다수 의 제 2 메모리 블록 들 ( 미 도시 ) 을 포함 하 는 다수 의 제 2 메모리 장치 들 ( NAND 2 < 1 : 4 >) 과 , 제 2 채널 ( CH 2 ) 의 제 1 경로 ( WAY 3 ) 에 연결 되 며 다수 의 제 3 메모리 블록 들 ( 미 도시 ) 을 포함 하 는 다수 의 제 3 메모리 장치 들 ( NAND 3 < 1 : 4 >), 및 제 2 채널 ( CH 2 ) 의 제 2 경로 ( WAY 4 ) 에 연결 되 며 다수 의 제 4 메모리 블록 들 ( 미 도시 ) 을 포함 하 는 다수 의 제 4 메모리 장치 들 ( NAND 4 < 1 : 4 >) 을 포함 한다 .