도 3 a 에 도시 된 바 와 같이 , 셀 영역 과 주변 회로 영역 을 구비 하 는 반도체 기판 ( 21 ) 위 에 게이트 패 터닝 공정 을 진행 하 여 각 영역 상 에 게이트 패턴 을 형성 한다 . 여기 서 , 게이트 패턴 은 게이트 절 연막 ( 22 ) , 게이트 전극 ( 23 ) 및 게이트 하드 마스크 층 ( 24 ) 의 순서 로 적층 된 패턴 이 며 , 게이트 전극 ( 23 ) 은 폴리 실리콘 막 을 포함 한다 . 그리고 , 반도체 기판 ( 21 ) 은 실리콘 기판 일 수 있 다 .