이 유닛 셀 ( 10 ) 은 , p 형 의 반도체 기판 ( 1 ) 위 에 형성 되 는 것 으로 , 평면도 의 상측 에 설치 된 n 웰 ( 11 ) 안 에 2 개 의 PMOS ( 12 a , 12 b ) 가 나란히 형성 되 고 , 이 평면도 의 하측 의 p 형 의 반도체 기판 ( 1 ) 에 는 2 개 의 NMOS ( 13 a , 13 b ) 가 나란히 형성 되 고 있 다 . PMOS ( 12 a ) 와 NMOS ( 13 a ) 의 게이트 는 , 폴리 실리콘 에 의한 게이트 배선 ( 14 a ) 으로 접속 되 고 , 이 게이트 배선 ( 14 a ) 의 중간 에 는 비교 적 면적 이 넓 은 게이트 단자 부 ( 15 a ) 가 설치 된다 . 마찬가지 로 , PMOS ( 12 b ) 와 NMOS ( 13 b ) 의 게이트 는 , 폴리 실리콘 에 의한 게이트 배선 ( 14 b ) 으로 접속 되 고 , 이 게이트 배선 ( 14 b ) 의 중간 에 는 2 개소 에 비교 적 면적 이 넓 은 게이트 단자 부 ( 15 b 1 , 15 b 2 ) 가 설치 된다 . 또한 PMOS ( 12 a , 12 b ) 의 외측 ( 도 2 ( a ) 의 상측 ) 에 는 전원 전위 VDD 용 의 n + 영역 ( 16 ) 이 형성 되 고 , NMOS ( 13 a , 13 b ) 의 외측 ( 도 2 ( b ) 의 하측 ) 에 는 접지 전위 GND 용 의 p + 영역 ( 17 ) 이 형성 되 어 있 다 . 이러 한 유닛 셀 ( 10 ) 이 , 반도체 기판 ( 1 ) 의 표면 에 세로 와 가로 방향 에 같 은 방향 으로 빈틈없이 나열 되 어 , 게이트 어레이 의 바탕 이 구성 되 도록 되 어 있 다 .