선택 회로 ( 3 a ) 는 각 워드 선 WL 에 배치 되 며 게이트 들 과 드레 인 들 이 공통 접속 된 선택 PMOS 트랜지스터 ( QP 1 ) 및 선택 NMOS 트랜지스터 ( QN 1 ) 를 포함 한다 . 선택 NMOS 트랜지스터 ( QN 1 ) 는 저 전 위원 Vss 에 접속 된 소스 를 갖 는다 . 선택 PMOS 트랜지스터 ( QP 1 ) 는 고 전 위원 VIH 에 접속 된 소스 를 갖 는다 . 트랜지스터 들 ( QP 1 과 QN 1 ) 은 워드 선 WL 에 접속 된 공통 드레 인 및 각 워드 선 WL 을 선택 하 기 위한 로우 디코더 ( 3 b ) 로부터 인출 된 로우 선택 신호선 RSL 에 접속 된 공통 게이트 를 갖 는다 .