도 1 은 플 라즈 마 손상 방지 용 정 션 다이오드 를 배치 하 는 종래 의 방법 을 설명 하 는 도면 이 다 . 도 1 을 참조 하 면 , 예컨대 , 인버터 회로 를 구성 하 는 PMOS 트랜지스터 ( 110 ) 와 NMOS 트랜지스터 ( 130 ) 의 배치 에 더불 어 플 라즈 마 손상 방지 용 정 션 다이오드 ( 150 ) 의 배치 에 대하 여 설명 된다 . N - 웰 레이어 ( 112 ) 내 에 PMOS 트랜지스터 ( 110 ) 를 구성 하 는 P - 액티브 레이어 ( 114 a ) 와 게이트 폴리 레이어 ( 116 a ) 가 배치 된다 . PMOS 트랜지스터 ( 110 ) 를 구성 하 는 P - 액티브 레이어 ( 114 a ) 위 에 콘 택 레이어 ( 120 a ) 를 감싸 는 비트 폴리 레이어 ( 122 a ) 가 배치 된다 . P - 액티브 레이어 ( 114 a ) 위 하나 의 비트 폴리 레이어 ( 122 a ) 는 비아 레이어 ( 124 a ) 를 통하 여 메탈 레이어 ( 126 a ) 와 연결 된다 . 메탈 레이어 ( 126 a ) 에 는 전원 전압 ( VINT ) 이 연결 된다 . P - 액티브 레이어 ( 114 a ) 위 다른 하나 의 비트 폴리 레이어 ( 122 a ) 는 , NMOS 트랜지스터 ( 130 ) 의 N - 액티브 레이어 ( 118 b ) 와 콘 택 레이어 ( 120 b ) 를 통해 연결 되 는 하나 의 비트 폴리 레이어 ( 122 b ) 와 연결 된다 . P - 액티브 레이어 ( 114 a ) 는 P 형 으로 도핑 되 는 액티브 영역 이 되 고 , N - 액티브 레이어 ( 118 b ) 는 P 형 으로 도핑 되 는 액티브 영역 이 된다 .