또한 , 역방향 구 동시 , 도 3 에 도시 된 바 와 같이 , 제 1 내지 제 4 클럭 펄스 ( CLK 1 내지 CLK 4 ) 의 출력 순서 가 변경 됨 에 따라 제 1 클럭 펄스 ( CLK 1 ) 의 출력 종료 기간 과 다음 프레임 기간 의 스타트 펄스 ( Vst ) 의 출력 기간 사이 에 는 제 1 더미 클럭 펄스 ( DCLK 1 ) 가 출력 된다 . 다시 말 하 여 , 이 제 1 더미 클럭 펄스 ( DCLK 1 ) 는 한 프레임 의 블 랭킹 기간 바로 이전 에 출력 된다 . 이 제 1 더미 클럭 펄스 ( DCLK 1 ) 는 하단 더미 스테이지 ( STn + 1 ) 의 스캔 펄스 로서 사용 되 는 신호 로서 , 이 제 2 더미 클럭 펄 스 ( DCLK 2 ) 는 한 프레임 기간 중 한 번 만 출력 된다 . 이 제 1 더미 클럭 펄스 ( DCLK 1 ) 는 , 상술 된 바 와 같이 상기 제 4 클럭 펄스 ( CLK 4 ) 를 전송 하 는 클럭 전송 라인 을 통해 제 4 클럭 펄스 ( CLK 4 ) 와 같이 출력 된다 .