도 3 을 참조 하 면 , 메모리 블록 ( BLK 1 ) 은 상부 에 Y 방향 으로 형성 되 는 복수 의 비트 라인 들 ( BL < 0 >~ BL < 2 >) 이 포함 된다 . 그리고 , 하부 의 XY 평면 에 는 공통 소스 라인 ( CSL ) 이 형성 될 수 있 다 . 복수 개 의 스트링 ( CSTR ) 들 은 복수 의 비트 라인 들 ( BL < 0 >~ BL < 2 >) 과 공통 소스 라인 ( CSL ) 사이 에서 Z 방향 으로 형성 될 수 있 다 . 비트 라인 ( BL < 1 >) 에 연결 되 는 스트링 ( CSTR ) 들 각각 은 스트링 선택 트랜지스터 ( SST ) 를 포함 할 수 있 다 . 스트링 선택 트랜지스터 ( SST ) 에 의해서 스트링 들 은 비트 라인 ( BL < 1 >) 과 전기 적 으로 연결 또는 차단 될 수 있 다 . 그리고 , 비트 라인 ( BL < 1 >) 에 연결 되 는 스트링 ( CSTR ) 들 은 각각 은 접지 선택 트랜지스터 ( GST ) 를 포함 할 수 있 다 . 접 지 선택 트랜지스터 ( GST ) 에 의해서 스트링 ( CSTR ) 은 공통 소스 라인 ( CSL ) 과 전기 적 으로 연결 또는 차단 될 수 있 다 . 그리고 , 스트링 선택 트랜지스터 ( SST ) 와 접지 선택 트랜지스터 ( GST ) 사이 에 는 직렬 연결 된 메모리 셀 트랜지스터 들 ( MCT ) 이 Z 방향 으로 연결 될 수 있 다 . 본 개시 의 실시 예 에 따른 메모리 블록 ( BLK 1 ) 에서 , 워드 라인 ( WL < 3 >) 은 하나 의 층 ( Layer ) 에 포함 되 는 메모리 셀 트랜지스터 들 에 공통 으로 연결 될 수 있 다 . 그리고 워드 라인 들 ( WL < 0 >~ WL < 2 >) 각각 은 대응 하 는 층 ( Layer ) 의 메모리 셀 트랜지스터 들 에 공통 으로 연결 될 수 있 다 . 따라서 , 하나 의 층 ( Layer ) 에 포함 되 는 메모리 셀 트랜지스터 들 은 동일 한 워드 라인 전압 을 제공 받 을 수 있 다 . 프로그램 동작 시 , 워드 라인 들 ( WL < 0 >~ WL < 3 >) 중 선택 워드 라인 에 는 프로그램 전압 이 인가 되 고 , 나머지 비 선택 워드 라인 들 에 는 패스 전압 이 인가 될 수 있 다 . 따라서 , 선택 워드 라인 에 대응 하 는 층 의 모든 메모리 셀 들 은 프로그램 전압 을 제공 받 을 수 있 다 . 반면 에 , 하나 의 층 에 형성 되 는 스트링 선택 트랜지스터 ( SST ) 들 은 복수 개 의 스트링 선택 라인 들 ( SSL < 0 >~ SSL < 2 >) 에 연결 될 수 있 다 . 프로그램 동작 시 0 V 가 인가 되 는 프로그램 비트 라인 ( BL < 1 >) 에 는 복수 개 의 스트링 들 이 연결 될 수 있 다 .