계속 해서 , 도 15 및 도 16 에 도시 한 바 와 같이 , 백 게이트 홀 ( 24 ) , 제 1 메모리 홀 ( 35 a ) 및 제 2 메모리 홀 ( 35 b ) 에 대면 하 는 측벽 및 제 2 판상 분리 / 절연 층 ( 33 b ') 을 커버 하 도록 , 메모리 게이트 절연 층 ( 62 ) 을 형성 한다 . 구체 적 으로 는 산화 실리콘 ( SiO 2 ) , 질화 실리콘 ( SiN ) , 산화 실리콘 ( SiO 2 ) 을 피착 시켜 , 메모리 게이트 절연 층 ( 62 ) 을 형성 한다 .