제 2 배선 ( W 2 ) 의 상면 과 일정 간격 이격 하 여 제 3 배선 ( W 3 ) 들 이 더 구비 될 수 있 다 . 제 3 배선 ( W 3 ) 은 제 2 배선 ( W 2 ) 과 교차 할 수 있 고 , 등 간격 으로 배열 될 수 있 다 . 제 2 배선 ( W 2 ) 과 제 3 배선 ( W 3 ) 의 교차점 에 는 제 2 적층 구조물 ( 제 2 메모리 셀 ) ( SS 2 ) 이 구비 될 수 있 다 . 제 2 적층 구조물 ( SS 2 ) 은 제 2 배선 ( W 2 ) 상 에 차례 로 적층 된 제 2 스위칭 요소 ( S 2 ) , 제 2 중간 전극 ( N 2 ) , 제 2 메모리 층 ( M 2 ) 및 제 2 버퍼 층 ( B 2 ) 을 포함 할 수 있 다 . 이 경우 , 제 2 적층 구조물 ( SS 2 ) 은 제 1 적층 구조물 ( SS 1 ) 의 적층 구조 를 위 · 아래 로 뒤집 은 구조 ( 즉 , 역 구조 ) 를 갖 는다고 할 수 있 다 . 이때 , 제 2 메모리 층 ( M 2 ) 을 구성 하 는 제 3 물질 층 ( 30 ) 및 제 4 물질 층 ( 40 ) 은 각각 제 2 물질 층 ( 20 ) 및 제 1 물질 층 ( 10 ) 에 대응 될 수 있 다 . 즉 , 제 2 메모리 층 ( M 2 ) 은 도 1 의 메모리 층 ( M 1 ) 의 적층 구조 를 위 · 아래 로 뒤집 은 구조 ( 즉 , 역 구조 ) 를 가질 수 있 다 . 그러나 제 2 메모리 층 ( M 2 ) 은 도 1 의 메모리 층 ( M 1 ) 의 적층 구조 와 동일 한 적층 구조 를 가질 수 도 있 다 . 즉 , 제 2 메모리 층 ( M 2 ) 을 구성 하 는 제 3 물질 층 ( 30 ) 및 제 4 물질 층 ( 40 ) 은 각각 제 1 물질 층 ( 10 ) 및 제 2 물질 층 ( 20 ) 에 대응 될 수 도 있 다 . 제 2 버퍼 층 ( B 2 ) 은 제 1 버퍼 층 ( B 1 ) 과 동일 한 물질 층 일 수 있 다 . 제 2 버퍼 층 ( B 2 ) 은 제 2 중간 전극 ( N 2 ) 과 제 2 메모리 층 ( M 2 ) 사이 에 구비 될 수 도 있 다 . 제 2 스위칭 요소 ( S 2 ) 는 제 1 스위칭 요소 ( S 1 ) 의 역 구조 또는 제 1 스위칭 요소 ( S 1 ) 와 동일 한 적층 구조 를 가질 수 있 다 . 제 3 배선 ( W 3 ) 및 제 2 중간 전극 ( N 2 ) 은 각각 도 1 의 제 1 전극 ( E 1 ) 및 제 2 전극 ( E 2 ) 에 대응 되 거나 , 제 2 전극 ( E 2 ) 및 제 1 전극 ( E 1 ) 에 대응 될 수 있 다 . 제 2 적층 구조물 ( SS 2 ) 에서 제 2 중간 전극 ( N 2 ) 을 기준 으로 하부 구조 ( 즉 , S 2 ) 와 상부 구조 ( 즉 , M 2 + B 2 ) 의 위치 는 서로 바뀔 수 있 다 . 제 2 적층 구조물 ( SS 2 ) 은 제 1 적층 구조물 ( SS 1 ) 과 동일 한 적층 구조 를 가질 수 도 있 다 .