즉 , 도 3 에 도시 한 바 와 같이 종래 메탈 베리 어 층 을 WSix / WN 층 으로 형성 한 다음 , 메탈 전극 인 텅스텐 층 을 PVD 방법 으로 증착 한 a ) 구조 의 경우 는 게이트 면 저항 이 4 . 6 Ω / S . q ( 평탄 ) 이 었 으나 , 본 발명 의 방법 과 같이 메탈 베리 어 층 을 WSix / TiN 층 으로 형성 한 다음 , 메탈 전극 인 텅스텐 층 을 CVD 방법 으로 증착 한 b ) 구조 의 경우 는 게이트 면 저항 은 2 . 5 Ω / S . q ( 평탄 ) 로 감소 한 것 을 알 수 있 다 . 이 에 따라 , 소자 동작 속도 및 게이트 산화 막 의 신뢰 성 을 확보 할 수 있 는 반도체 소자 의 듀얼 폴리 게이트 를 제조 할 수 있 다 .