실시 예 들 에 따르 면 , 상기 제 2 영역 ( R 2 ) 의 반도체 기판 ( 100 ) 상 에 복수 개 의 메모리 셀 들 을 포함 하 는 메모리 셀 어레이 가 배치 될 수 있 다 . 상기 메모리 셀 어레이 는 복수 의 메모리 셀 들 및 상기 메모리 셀 들 과 전기 적 으로 연결 된 복수 개 의 워드 라인 들 ( WL ) 및 비트 라인 들 ( BL ) 을 포함 할 수 있 다 . 일부 실시 예 들 에 있 어서 , 상기 메모리 셀 들 각각 은 하부 전극 ( 151 ) , 상부 전극 ( 155 ) 및 이 들 사이 의 유전 막 ( 153 ) 을 포함 하 는 커패시터 ( 150 ) 를 포함 할 수 있 다 . 나아가 , 제 1 지지층 ( 157 a ) 및 제 2 지지층 ( 157 b ) 이 메모리 셀 들 의 하부 전극 들 ( 151 ) 을 수평 적 으로 연결 하 여 , 하부 전극 들 ( 151 ) 의 쓰러짐 을 방지 할 수 있 다 .