비 교예 에 따른 반도체 장치 에서 는 , 채널 홀 ( C 140 H ) 내부 에 전하 저장 구조물 ( 144 ) ( 즉 , 블로킹 유전 막 ( 144 C ) , 전하 저 장막 ( 144 B ) , 및 터널 링 유전 막 ( 144 A ) ) 을 먼저 형성 하 고 , 채널 홀 ( C 140 H ) 바닥 부 에 배치 되 는 전하 저장 구조물 ( 144 ) 의 일부분 을 제거 하 고 기판 ( 110 ) 상면 을 노출 하 기 위하 여 이방성 식각 공정 또는 에치 백 공정 을 수행 한다 . 이후 , 채널 홀 ( C 140 H ) 내벽 상 에 채널 층 ( 142 ) 을 형성 한다 . 그러나 반도체 장치 ( 100 ) 의 수직 높이 가 증가 될수록 채널 홀 ( C 140 H ) 의 종횡비 가 커져 채널 홀 ( C 140 H ) 바닥 부 에 대한 이방성 식각 공정 또는 에치 백 공정 의 난이도 가 현저히 높 을 수 있 고 , 일부 채널 홀 ( C 140 H ) 바닥 에서 기판 ( 110 ) 상면 이 충분히 노출 되 지 않 는 경우 ( 전하 저장 구조물 ( 144 ) 의 바닥 부가 부분 적 으로 제거 되 는 경우 ) 이러 한 채널 홀 ( C 140 H ) 내 에 형성 되 는 채널 구조물 ( C 140 ) 의 전기 적 특성 이 우수 하 지 못할 수 있 다 .