도 12 는 도 1 내지 도 4 를 참조 하 여 설명 된 메모리 블록 ( BLKi ) 의 등가 회로 의 제 1 응용 예 ( BLKi _ 1 ) 를 보여 주 는 회로도 이 다 . 도 5 에 도시 된 메모리 블록 ( BLKi ) 과 비교 하 면 , 각 스트링 ( ST ) 에서 , 메모리 셀 들 ( MC 0 ~ MC 5 ) 및 공통 소스 라인 ( CSL ) 사이 에 두 개 의 접지 선택 트랜지스터 들 ( GST 0 혹은 GST 1 ) 이 제공 된다 . 또한 , 동일 한 높이 의 접지 선택 트랜지스터 ( GST 0 혹은 GST 1 ) 에 대응 하 는 접지 선택 라인 들 ( GSL 혹은 GSL 1 ) 은 공통 으로 연결 된다 . 또한 , 동일 한 스트링 ( ST ) 에 대응 하 는 접지 선택 라인 들 ( GSL 0 , GSL 1 ) 은 공통 으로 연결 된다 .