도 3 내지 도 6 을 참조 하 여 설명 된 바 와 같이 , 제 1 내지 제 4 도핑 영역 들 ( 311 ~ 314 ) 은 공통 으로 연결 되 어 공통 소스 라인 ( CSL ) 을 형성 한다 . 공통 소스 라인 ( CSL ) 및 메모리 셀 들 ( MC 1 ~ MC 7 ) 의 채널 은 접지 선택 라인 ( GSL ) 의 전압 에 의해 기판 ( 111 ) 에 생성 된 채널 ( 예 를 들 면 , 수평 채널 ) 및 표면층 ( 114 ) 에 생성 된 채널 ( 예 를 들 면 , 수직 채널 ) 을 통해 전기 적 으로 연결 된다 .