도 4 는 본 발명 의 일부 실시 예 들 에 따른 , 도 1 에 도시 된 클럭 주파수 체배 기의 SAR TDC 의 동작 을 도시 한 흐름 도 이 다 . 도 4 를 참조 하 면 , 연속 근사 레지스터 의 모든 비트 를 클 리어 한 후 ( 410 ) , 연속 근사 방법 ( 400 ) 은 최상위 비트 에서 시작 하 여 ( 420 ) 최 하위 비트 로 이동 한다 . 시간 - 디지털 변환기 ( TDC ; 150 ) 의 예 에서 , 최상위 비트 는 B [ N ] 이 다 . 다음 으로 , 선택 된 비트 는 ‘ 1 ’ 로 설정 된다 ( 430 ) . 디지털 프로그래머 블 지연 회로 ( 153 ) 의 지연 시간 은 반전 된 입력 클럭 신호 ( L ) 과 비교 될 수 있 다 ( 440 ) . 디지털 프로그래머 블 지연 회로 ( 153 ) 의 지연 시간 ( Tdelay ) 이 입력 클럭 신호 의 주기 ( Tclock ) 보다 크 면 , 비트 는 ‘ 0 ’ 으로 클리어 될 수 있 다 ( 450 ) . 디지털 프로그래머 블 지연 회로 ( 153 ) 의 지연 시간 ( Tdelay ) 이 입력 클럭 신호 의 주기 ( Tclock ) 보다 크 지 않 으면 , 비트 는 ‘ 1 ’ 로 유지 될 수 있 다 ( 460 ) . 일부 실시 예 들 에서 , 상기 비교 는 래치 를 사용 하 여 구현 될 수 있 다 . 입력 클럭 의 모든 다른 에지 들 에서 , 프로그래머 블 지연 셀 의 출력 이 래치 된다 . ‘ 1 ’ 인지 ‘ 0 ’ 인지 여부 에 따라 결정 이 내려진다 ( Tdelay > Tclock 인가 ? ). 다음 으로 , 상기 방법 은 모든 비트 들 이 종료 될 때 까지 , 다음 클럭 에서 다음 비트 로 진행 한다 ( 470 ) . 최상위 비트 에서 최 하위 비트 까지 의 모든 비트 가 처리 되 면 , 상기 방법 은 종료 된다 ( 480 ) . 이러 한 상기 방법 ( 400 ) 의 종료 시점 에서 , 결과 는 연속 근사 ( successive approximation ) 에 의해 상기 SAR 의 최 하위 비트 내 에서 유지 될 수 있 다 .