도 2 a 를 참조 하 면 , 셀 영역 및 주변 회로 영역 으로 구획 된 반도체 기판 ( 200 ) 의 각 영역 상 에 게이트 절 연막 ( 202 ) , 게이트 도전 막 ( 204 ) 및 게이트 하드 마스크 막 ( 206 ) 을 차례 로 형성 하 고 , 상기 게이트 하드 마스크 막 ( 206 ) , 게이트 도전 막 ( 204 ) 및 게이트 절 연막 ( 202 ) 을 차례 로 식각 하 여 상기 게이트 절 연막 ( 202 ) , 게이트 도전 막 ( 204 ) 및 게이트 하드 마스크 막 ( 206 ) 의 적층 구조 로 이루어진 게이트 ( 208 ) 를 형성 한다 . 그리고 , 상기 게이트 절 연막 ( 202 ) , 게이트 도전 막 ( 204 ) 및 게이트 하드 마스크 막 ( 206 ) 의 적층 구조 로 이루어진 게이트 ( 208 ) 의 측벽 을 감싸 도록 스 페이서 ( 210 ) 를 형성 한다 .