본 발명 은 동작 부하 로 인한 소자 파괴 를 방지 하 는 반도체 소자 의 정전 방지 회로 에 관한 것 으로 , 이 를 위하 여 본 발명 은 , 소자 분리 막 과 기생 바이 폴라 트랜지스터 를 이용 하 여 정전 방지 회로 를 형성 하 여 과전류 및 과전압 에 따른 소자 파괴 를 방지 하 는 종래 방법 과 는 달리 , 반도체 기판 의 그 양측 표면 에 각각 소스 / 드레 인 영역 을 포함 하 며 , 각 트랜지스터 영역 에 NMOS 형 게이트 전극 및 PMOS 형 게이트 전극 이 각각 쌍 으로 형성 되 고 , 어느 하나 의 트랜지스터 영역 에 인접 하 는 다른 트랜지스터 영역 의 게이트 전극 이 접지 되 어 있 는 다수 의 게이트 전극 들 과 , 어느 하나 의 트랜지스터 영역 과 다른 트랜지스터 영역 을 분리 하 는 적어도 2 개 의 소자 분리 막 을 포함 하 는 정전 방지 회로 구조 및 이 의 제조 방법 을 통해 과전류 또는 과전압 에 따른 동작 부하 에 기인 하 는 소자 파괴 를 효과 적 으로 방지 할 수 있 다 .