제 1 내지 제 m 셀 스트링 들 ( CS 1 _ 1 ~ CS 1 _ m ) 에 각각 포함 된 드레 인 선택 트랜지스터 ( DST ) 의 게이트 단자 는 드레 인 선택 라인 ( DSL 1 ) 에 연결 된다 . 제 1 내지 제 m 셀 스트링 들 ( CS 1 _ 1 ~ CS 1 _ m ) 에 각각 포함 된 제 1 내지 제 n 메모리 셀 들 ( MC 1 ~ MCn ) 의 게이트 단자 각각 은 제 1 내지 제 n 워드 라인 들 ( WL 1 ~ WLn ) 에 연결 된다 . 제 1 내지 제 m 셀 스트링 들 ( CS 1 _ 1 ~ CS 1 _ m ) 에 각각 포함 된 소스 선택 트랜지스터 ( SST ) 의 게이트 단자 는 소스 선택 라인 ( SSL 1 ) 에 연결 된다 .