본 명세서 에 개시 하 는 반도체 장치 의 일 형태 는 , 소스 선 과 , 비트 선 과 , m 개 의 워드 선 과 , 제 1 신호선 과 , 제 2 신호선 과 , 선택 선 과 , 소스 선 과 비트 선 사이 에 , 직렬 로 접속 된 제 1 내지 제 m 메모리 셀 과 , 게이트 단자 가 선택 선 과 전기 적 으로 접속 된 선택 트랜지스터 를 갖 고 , 제 1 내지 제 m 메모리 셀 은 각각 , 제 1 게이트 단자 , 제 1 소스 단자 및 제 1 드레 인 단자 를 갖 는 제 1 트랜지스터 와 , 제 2 게이트 단자 , 제 2 소스 단자 및 제 2 드레 인 단자 를 갖 는 제 2 트랜지스터 와 , 용량 소자 를 갖 고 , 제 1 트랜지스터 는 반도체 재료 를 포함 하 는 기판 에 설치 되 고 , 제 2 트랜지스터 는 산화물 반도체 층 을 포함 하 여 구성 되 고 , 소스 선 은 , 선택 트랜지스터 를 통하 여 , 제 m 메모리 셀 의 제 1 소스 단자 와 전기 적 으로 접속 되 고 , 비트 선 은 , 제 1 메모리 셀 의 제 1 드레 인 단자 와 전기 적 으로 접속 되 고 , 제 1 신호선 은 , 제 2 드레 인 단자 와 전기 적 으로 접속 되 고 , 제 2 신호선 은 , 제 2 게이트 단자 와 전기 적 으로 접속 되 고 , 제 l ( l 은 2 이상 m 이하 의 자연수 ) 메모리 셀 의 제 1 드레 인 단자 는 , 제 ( l - 1 ) 메모리 셀 의 제 1 소스 단자 와 전기 적 으로 접속 되 고 , 제 k ( k 는 1 이상 m 이하 의 자연수 ) 워드 선 은 , 제 k 메모리 셀 의 용량 소자 의 단자 의 한쪽 과 전기 적 으로 접속 되 고 , 제 l 메모리 셀 의 제 2 드레 인 단자 는 , 제 ( l - 1 ) 메모리 셀 의 제 1 게이트 단자 와 , 제 ( l - 1 ) 메모리 셀 의 제 2 소스 단자 와 , 제 ( l - 1 ) 메모리 셀 의 용량 소자 의 단자 의 다른 쪽 과 전기 적 으로 접속 된다 .