도 22 , 도 23 , 및 도 24 는 도 19 , 도 20 및 도 21 에 도시 한 FinFET 디바이스 ( 100 ) 의 , 추가 처리 후 의 단면도 를 각각 도시 한다 . 구체 적 으로 , CMP 와 같 은 평탄 화 공정 을 수행 하 여 , 제 1 ILD ( 90 ) 의 상부 면 위 에 배치 되 는 금속 게이트 ( 97 ) 의 과량 부분 을 제거 한다 . 다음 으로 . 제 2 ILD ( 92 ) 가 제 1 ILD ( 90 ) 위 에 형성 되 고 , 컨 택 ( 102 ) ( 컨 택 플러그 라고 도 함 ) 이 형성 되 어 하부 전도성 피처 ( 예컨대 , 금속 게이트 ( 97 ) 의 소스 / 드레 인 영역 ( 80 ) ) 에 전기 결합 된다 . 이 에 대해서 는 이하 에서 상세 하 게 설명 한다 .