추가 로 또는 대안 으로 , 일부 예시 에서 , 타깃 논리 상태 가 제 1 논리 상태 인 경우 , 디 지트 라인 ( 805 ) 은 제 1 전압 ( 가령 , vbias ) 로 다시 바이어 싱 될 수 있 다 . 이러 한 경우 , 디 지트 라인 ( 805 ) 을 제 1 전압 으로 바이어 싱하 는 것 은 디 지트 라인 ( 805 ) 을 래치 와 연결 하 는 것 을 포함 할 수 있 으며 , 이러 한 경우 래치 는 적어도 제 1 전압 만큼 높 은 ( 가령 , vbias 이상 의 ) 전압 을 갖 는 전압 서플라이 또는 참조 를 가질 수 있 거나 , 및 / 또는 래치 는 비교적 더 두꺼운 게이트 옥사이드 층 또는 그 밖 의 다른 물리 적 치수 를 갖 는 하나 이상 의 하이 - 전압 - 내성 트랜지스터 ( high - voltage - tolerant transistor ) 를 포함 할 수 있 거나 , 및 / 또는 레벨 시프팅 회로 가 래치 및 디 지트 라인 ( 805 ) 과 연결 될 수 있 다 .