상기 제 5 내지 제 8 디 코딩 신호 신호 생 성부 ( 150 : 180 ) 는 제 1 드라이버 제어 신호 의 입력단 ( S 1 ) 및 제 2 드라이버 제어 신호 입력단 ( S 2 ) 과 연결 된 제 3 낸드 게이트 ( ND 3 ) , 제 3 드라이버 제어 신호 입력단 ( S 3 ) 및 제 4 드라이버 제어 신호 입력단 ( S 4 ) 과 연결 된 제 4 낸드 게이트 ( ND 4 ) , 및 제 1 낸드 게이트 ( ND 3 ) 의 출력 과 상기 제 4 낸드 게이트 ( ND 4 ) 의 출력 이 연결 된 제 2 노아 게이트 ( NR 2 ) 를 각각 구비 한다 .