상기 쉬프 트 레지스터 는 , 도 7 에 도시 된 바 와 같이 , n 개 의 스테이지 들 ( ST 1 내지 STn ) 및 더미 스테이지 ( 도시 되 지 않 음 ) 를 포함 한다 . 여기 서 , 각 스테이지 들 ( ST 1 내지 STn ) 은 한 프레임 기간 동안 한 번 의 스캔 펄스 ( Vout 1 내지 Voutn ) 를 출력 하 며 , 이때 상기 제 1 스테이지 ( ST 1 ) 부터 더미 스테이지 까지 차례 로 스캔 펄스 를 출력 한다 .