도 5 a 는 NAND 스트링 으로 구성 된 메모리 셀 의 스트링 을 개략 적 으로 나타낸다 . NAND 스트링 ( 50 ) 은 이 의 소스 및 드레 인 에 의해 데이지 - 체인 된 일련 의 메모리 트랜지스터 M 1 , M 2 , ... Mn ( 예 를 들 어 , n = 4 , 8 , 16 또는 그 이상 ) 을 포함 한다 . 한 쌍 의 선택 트랜지스터 ( S 1 , S 2 ) 는 NAND 스트링 의 소스 터미널 ( 54 ) 및 드레 인 터미널 ( 56 ) 을 통해 외부 로 의 메모리 트랜지스터 체인 의 연결 을 제어 한다 . 메모리 어레이 에서 , 소스 선택 트랜지스터 S 1 이 턴 온 되 는 경우 , 소스 터미널 이 소스 라인 으로 결합 된다 ( 도 5 b 참조 ) . 유사 하 게 , 드레 인 선택 트랜지스터 S 2 가 턴 온 되 는 경우 , NAND 스트링 의 드레 인 터미널 이 메모리 어레이 의 비트 라인 에 결합 된다 . 체인 에서 각 메모리 트랜지스터 ( 10 ) 는 메모리 셀 로 작용 한다 . 의도 된 메모리 상태 를 나타내 도록 주 어 진 전하 의 양 을 저장 하 도록 전하 저장 소자 ( 20 ) 를 갖 는다 . 각 메모리 트랜지스터 의 제 어 게이트 ( 30 ) 는 판독 및 기록 작업 을 제어 한다 . 도 5 b 에서 알 수 있 는 바 와 같이 , NAND 스트링 의 열 의 해당 하 는 메모리 트랜지스터 의 제 어 게이트 ( 30 ) 는 동일 한 워드 라인 에 모두 연결 된다 . 유사 하 게 , 각각 의 선택 트랜지스터 S 1 , S 2 의 제 어 게이트 ( 32 ) 는 각각 소스 터미널 ( 54 ) 및 드레 인 터미널 ( 56 ) 을 통해 NAND 스트링 에 제어 액세스 를 제공 한다 . 마찬가지 로 , NAND 스트링 의 열 의 해당 하 는 선택 트랜지스터 의 제 어 게이트 ( 32 ) 는 동일 한 선택 라인 에 모두 연결 된다 .