본 출원 의 추가 적 양태 는 추가 적 인 바이어스 트랜지스터 를 제공 하 여 , 증폭기 의 NMOS 트랜지스터 와 PMOS 트랜지스터 사이 의 일반 적 프로세스 스큐 및 / 또는 이득 미스 매치 를 보상 한다 . 도 16 은 , 이러 한 추가 적 바이어스 트랜지스터 가 이용 되 어 NMOS 바이어스 트랜지스터 MB 1 과 PMOS 바이어스 트랜지스터 MB 2 사이 의 이득 미스 매치 를 감소 시키 는 실시 형태 를 도시 한다 .