반도체 기판 ( 101 ) 전면 에 걸쳐서 실리콘 산화 막 을 형성 한 후 , 반도체 기판 ( 101 ) 표면 이 노출 될 때 까지 에치 백 하 여 , 도 21 ( a ) 에 나타내 는 사이드 월 ( 206 ) 을 게이트 의 양측 에 형성 한다 . 실리콘 산화 막 은 예 를 들 어 , NSG ( Non - Doped Silicate Glass ) 를 CVD 법 으로 막 형성 하 여 형성 할 수 있 다 . 이 CVD 법 은 TEOS ( Si ( OC 2 H 6 ) 4 ) = 150 sccm , 압력 = 0 . 3 Torr ( 40 Pa ) 의 조건 으로 실시 할 수 있 다 . 실리콘 산화 막 은 예 를 들 어 , 드라이 에칭 으로 에치 백 할 수 있 다 . 이 드라이 에칭 은 예 를 들 어 , CHF 3 / CO = 30 / 170 sccm , 압력 40 mTorr ( 5 . 33 Pa ) , RF 파워 800 W 의 조건 으로 실시 할 수 있 다 .