도 3 을 참조 하 면 , 반도체 채널 층 ( 135 ) 을 접지 하 고 제어 게이트 패턴 들 ( 115 a ) 중 어느 하나 에 쓰 기 전압 ( Vw ) 를 인가 하 면 , 쓰 기 전압 ( Vw ) 이 인가 된 제어 게이트 패턴 ( 115 a ) 과 반도체 채널 층 ( 135 ) 사이 에 전계 가 형성 될 수 있 다 . 이 때 , 제 어 게이트 패턴 ( 115 a ) 의 측벽 과 반도체 채널 층 ( 135 ) 사이 에 프린지 전계 또한 형성 될 수 있 다 .