제 2 채널 영역 ( 120 a 2 ) 의 양측 에 는 각각 제 2 전도성 영역 ( 120 b 2 ) 및 제 3 전도성 영역 ( 120 b 3 ) 이 배치 될 수 있 다 . 일 예 로 , 제 3 전도성 영역 ( 120 b 3 ) 은 제 2 채널 영역 ( 120 a 2 ) 을 사이 에 개재 하 고 제 2 전도성 영역 ( 120 b 2 ) 으로부터 이격 될 수 있 다 . 상기 제 2 및 제 3 전도성 영역 들 ( 120 b 2 , 120 b 3 ) 은 제 2 채널 영역 ( 120 a 2 ) 과 함께 제 2 구동 트랜지스터 ( T 1 _ 2 ) 의 활성 층 패턴 ( 이하 , " "" 제 2 활성 층 패턴 "" 이 라 함 ) ( 120 _ 2 ) 을 구성 할 수 있 다 . 즉 ", 제 2 구동 트랜지스터 ( T 1 _ 2 ) 는 , 제 2 채널 영역 ( 120 a 2 ) , 제 2 전도성 영역 ( 120 b 2 ) 및 제 3 전도성 영역 ( 120 b 3 ) 을 포함 한 , 제 2 활성 층 패턴 ( 120 _ 2 ) 을 포함 할 수 있 다 .