도 6 에 도시 된 박막 트랜지스터 어레이 기판 에서 소스 드레 인 패턴 ( 데이터 라인 , 소스 전극 및 드레 인 전극 등 ) 과 반도체 패턴 ( 149 ) 은 하나 의 마스크 공정 에 의해 형성 된다 . 따라서 , 소스 드레 인 패턴 과 반도체 패턴 ( 149 ) 은 서로 중첩 된 형태 로 위치 하 게 된다 . 즉 , 데이터 패드 하부 전극 ( 136 ) , 데이터 라인 ( 104 ) , 소스 전극 ( 110 ) 및 드레 인 전극 ( 112 ) 아래 에 반도체 패턴 ( 149 ) 이 각각 위치 하 고 있 다 . 그리고 , 화소 전극 ( 116 ) 은 드레 인 전극 ( 112 ) 위 에서 드레 인 전극 ( 112 ) 과 접촉 된다 .