도 8 f 를 참조 하 면 , 상기 금속 막 ( 235 ) , 확산 배리 어 도전 막 ( 225 ) , 식각 배리 어 도전 막 ( 220 ) , 금속 함 유막 ( 215 ) 및 고유 전막 ( 210 ) 을 상기 층간 유전 막 ( 157 a ) 이 노출 될 때 까지 평탄 화 시키 어 , 상기 제 1 개 구부 ( 260 a ) 내 의 제 1 고유 전 패턴 ( 210 a ) 및 제 1 게이트 전극 ( 240 a ) 과 , 상기 제 2 개 구부 ( 260 b ) 내 의 제 2 고유 전 패턴 ( 210 b ) 및 제 2 게이트 전극 ( 240 b ) 을 형성 할 수 있 다 . 이어서 , 도 7 a 의 제 2 층간 유전 막 ( 177 ) 및 콘 택 플러그 들 ( 180 a , 180 b , 180 r ) 을 형성 하 여 , 도 7 a 에 개시 된 반도체 소자 를 구현 할 수 있 다 .