두 번 째 단 이후 로부터 각 시프트 레지스터 의 제 1 중간 출력 신호 단자 ( UP ) 및 제 2 중간 출력 신호 단자 ( DN ) 각각 에서 생성 되 는 제 1 중간 출력 신호 및 제 2 중간 출력 신호 는 다음 단의 입력 신호 단자 에 전달 될 뿐 만 아니 라 , 이전 단 의 제 1 제어 신호 단자 ( UPN ) 및 제 2 제어 신호 단자 ( DNN ) 에 도 각각 전달 된다 .