최근 반도체 소자 가 고집 적 화 됨 에 따라 노광 공정 도 한계 에 다 다르 고 있 다 . 따라서 , 패턴 의 사이즈 는 줄이 지 않 으면서 고집 적 화 할 수 있 는 방법 중 에 하나 로 웨이퍼 본딩 프로세스 ( Wafer Bonding Process ) 가 각광 받 고 있 다 . 이러 한 웨이퍼 본딩 프로세스 는 코어 영역 ( Core ) 및 주변 회로 ( Pheri ) 영역 에 형성 되 는 패턴 과 셀 ( Cell ) 영역 에 형성 되 는 패턴 을 각각 나눠서 형성 하 는 방법 으로 , 코어 영역 ( Core ) 및 주변 회로 ( Pheri ) 영역 의 패턴 과 셀 ( Cell ) 영역 의 패턴 이 적층 구조 를 이루 는 공정 이 다 . 이렇게 함 으로써 확보 되 는 영역 만큼 셀 영역 의 디자인 룰 ( Design Rule ) 을 증가 시킬 수 있 다 . 이 로 인해 , 기존 의 플래너 구조 대비 같 은 집 적 면적 에서 패턴 사이즈 를 증가 시킬 수 있 는 장점 이 있 다 .