상기 반도체 소자 를 제조 하 는 방법 에서 , 기판 ( 100 ) 의 제 1 영역 ( A ) 상 에 형성 되 는 제 1 내지 제 3 예비 게이트 구조물 들 ( 162 , 164 , 166 ) 의 밀도 에 비해 기판 ( 100 ) 의 제 2 영역 ( B ) 상 에 형성 되 는 제 4 예비 게이트 구조물 ( 168 ) 의 밀도 가 낮 다 . 이 에 따라 , 제 1 마스크 ( 402 ) 를 형성 하 지 않 고 희생 막 ( 180 ) 및 제 1 절 연막 ( 170 ) 을 식각 할 경우 , 로딩 효과 에 의해 제 2 영역 ( B ) 상 의 희생 막 ( 180 ) 부분 및 제 1 절 연막 ( 170 ) 부분 이 제 1 영역 ( A ) 상 의 희생 막 ( 180 ) 부분 및 제 1 절 연막 ( 170 ) 부분 에 비해 더 많이 식각 될 수 있 으며 , 이 에 따라 제 2 절 연막 패턴 ( 174 ) 이 제 4 유전 막 패턴 ( 138 ) 의 측벽 을 커버 하 지 못하 거나 , 더 나아가 제 4 플로팅 게이트 ( 128 ) 및 제 4 터널 절 연막 패턴 ( 118 ) 의 측벽 및 제 4 예비 게이트 구조물 ( 168 ) 에 인접 한 기판 ( 100 ) 상부 도 커버 하 지 못할 수 있 다 . 이후 , 제 2 절 연막 패턴 ( 174 ) 에 의해 커버 되 지 않 는 제 4 예비 게이트 구조물 ( 168 ) 부분 혹은 기판 ( 100 ) 부분 상 에 도전 막 을 형성 하 고 실리 사이 데이 션 공정 을 수행 하 게 되 면 , 상기 제 4 컨트롤 게이트 , 제 4 플로팅 게이트 ( 128 ) 및 기판 ( 100 ) 의 제 4 불순물 영역 ( 107 a ) 사이 에 원하 지 않 는 단락 이 발생 하 여 불 안정 한 전기 적 특성 을 가질 수 있 다 . 하지만 , 본 발명 의 실시 예 들 에 따르 면 , 제 1 마스크 ( 402 ) 를 형성 함 으로써 상기 식각 공정 에서 제 4 예비 게이트 구조물 ( 168 ) 측벽 및 이 에 인접 한 기판 ( 100 ) 부분 상 의 제 1 절 연막 ( 170 ) 부분 이 보호 되 므로 , 전술 한 단락 문제 등 이 발생 하 지 않 는다 .