도 2 는 도 1 의 SRAM 에서 의 사용 을 위한 예시 적 인 p - 형 멀티 게이트 전계 효과 트랜지스터 엑세스 디바이스 ( 200 ) 의 블록 사시도 이 다 . 트랜지스터 ( 200 ) 은 단일 의 p - 형 핀 트랜지스터 ( 200 ) 일 수 있 고 , 핀 ( 210 ) 으로 또한 일컬 어 지 는 몸체 ( 210 ) 를 갖 는다 . 상기 핀 은 기판 ( 220 ) 의 절연 표면 ( 215 ) 상 에 형성 될 수 있 다 . 절연 표면 은 실리콘 또는 그 밖 의 반도체 기판 ( 220 ) 상부 의 매립 된 산화 또는 다른 절연 층 ( 215 ) 일 수 있 다 . 게이트 유전체 ( 230 ) 는 반도체 핀 ( 210 ) 의 상단 및 측면 들 에 형 성 된다 . 게이트 전극 ( 235 ) 는 상기 게이트 유전체 ( 230 ) 의 상단 및 측면 에 형성 될 수 있 으며 , 금속 층 을 포함 할 수 있 다 . 소스 ( 240 ) 및 드레 인 ( 245 ) 영역 들 은 게이트 전극 의 양 측면 에 반도체 핀 ( 210 ) 내 에 형성 될 수 있 으며 , 다양 한 실시 예 들 에서 , 게이트 전극 ( 235 ) 아래 에서 핀 ( 210 ) 보다 훨씬 넓 어 지 도록 측면 으로 확장 될 수 있 다 .