도 4 및 도 5 에 도시 된 박막 트랜지스터 어레이 기판 은 하부 기판 ( 142 ) 위 에 게이트 절 연막 ( 144 ) 을 사이 에 두 고 교차 하 게 형성 된 게이트 라인 ( 102 ) 및 데이터 라인 ( 104 ) 과 , " 그 교 차부 마다 형성 된 화소 ( Pixel ) 스위칭 TFT ( 이하 "" 제 1 TFT "" 라 한다 . ) ( 106 ) 와 ", 그 교차 구조 로 마련 된 셀 영역 에 형성 된 화소 전극 ( 118 ) , 화소 전극 ( 118 ) 을 사이 에 두 고 데이터 라인 ( 104 ) 과 나란 하 게 형성 된 리드 아웃 라인 ( Read - Out Line ) ( 204 ) , 게이트 라인 ( 102 ) 과 나란 하 게 형성 되 는 제 1 및 제 2 구동 전압 공급 라인 ( 152 , 171 ) , 제 1 및 제 2 구동 전압 공급 라인 ( 152 , 171 ) 사이 에 위치 하 며 제 1 및 제 2 구동 전압 공급 라인 ( 152 , 171 ) 으로부터 의 제 1 및 제 2 구동 전압 이 공급 되 는 센서 TFT ( 140 ) , " 전단 게이트 라인 ( 102 ) 과 리드 아웃 라인 ( 204 ) 의 교차 영역 에 형성 된 스위칭 TFT ( 이하 "" 제 2 TFT "" 라 한다 . ) ( 170 ) 와 ", 제 2 구동 전압 공급 라인 ( 171 ) 과 화소 전극 ( 118 ) 의 중 첩부 에 형성 된 화소 데이터 저장 용 스토리지 캐 패 시터 ( 이하 , " "" 제 1 스토리지 캐 패 시터 "" 라 한다 . ) 와 ", 제 2 TFT ( 170 ) 와 센서 TFT ( 140 ) 사이 에 위치 하 는 센싱 신호 저장 용 스토리지 캐 패 시터 ( 이하 , " "" 제 2 스토리지 캐 패 시터 "" 라 한다 ) ( 180 ) 를 구비 한다 . "