최근 반도체 소자 가 고집 적 화 됨 에 따라 셀 크기 가 감소 되 어 충분 한 정전 용량 ( Cs ) 을 갖 는 캐 패 시터 를 형성 하 기 가 어려워 지 고 있 으며 특히 , 디램 ( DRAM ) 소자 는 칩 에서 많 은 면적 을 차지 하 는 캐 패 시터 의 정전 용량 을 크 게 하 면서 , 면적 을 줄이 는 것 이 고집 적 화 에 중요 한 요인 이 된다 . 정전 용량 을 확보 하 는 방법 으로 종래 의 캐 패 시터 물질 을 이용 하 면서 캐 패 시터 의 표면적 을 넓히 는 방법 , 예 를 들 어 캐 패 시터 의 높이 를 높이 는 방법 을 이용 하 여 왔 다 . 그러나 캐 패 시터 의 높이 를 증가 시키 면 , 높이 증가 에 따른 단차 에 의해 공정 마진 이 급속히 감소 하 여 후속 공정 이 어려워 지 고 , 정전 용량 확보 가 어려워 지 는 문제 가 있 었 다 .