이러 한 상황 에서 알루미늄 산화 막 ( Al 2 O 3 ) 을 채용 한 SIS ( polySilicon Insulator polySilicon ) 형태 의 캐 패 시터 가 512 M 이상 의 차세대 DRAM ( Dynamic Random Access Memory ) 소자 에 필요 한 충전 용량 을 확보 하 는 데 한계 를 보이 고 있 다 . 이 한계 를 극복 하 기 위해 , 티타늄 질화 막 ( TiN ) 전극 과 하프늄 산화 막 / 알루미늄 산화 막 ( HfO 2 / Al 2 O 3 ) 유전 막 을 채 용한 MIS ( Metal Insulator Polysilicon ) 형태 또는 하프늄 산화 막 / 알루미늄 산화 막 / 하프늄 산화 막 ( HfO 2 / Al 2 O 3 / HfO 2 ) 유전 막 을 채 용한 MIM ( Metal Insulator Metal ) 형태 의 캐 패 시터 가 개발 되 고 있 다 . 그러나 , 이 들 캐 패 시터 의 경우 기대 할 수 있 는 등 가 산화 막 ( Tox : Equivalent Oxide Thickness ) 두께 의 한계 가 11 Å 정도 이 기 때문 에 , 60 nm 급 이하 의 금속 배선 공정 이 적용 되 는 반도체 DRAM 제품군 에서 25 fF / cell 이상 의 셀 충전 용량 ( Cell Capacitance ) 을 얻 기 어렵 다 .