둘째 로 , 금속 배선 ( Mx ) 의 사이즈 가 두께 ( 수직 치수 ) 및 면적 ( 이 는 금속 아일랜드 로 의 한정 을 허용 함 ) 둘 모두 에 있 어서 감소 된다 . 두께 의 감소 로 인해 , 금속 배선 ( Mx ) 의 다른 층 들 로 의 리세션 ( recession ) 없이 MRAM 셀 을 형성 하 기 위한 수직 공간 ( room ) 이 허용 된다 . 그러나 , 전체 금속 단면적 이 감소 되 기 때문 에 , 금속 배선 ( Mx ) ( 즉 , 비트 라인 ) 은 MRAM 셀 의 적절 한 기능 을 위해 필요 한 전류 밀도 를 지원 하 지 못할 수 있 다 . 따라서 , 층 x + 1 의 금속 연결부 로부터 비트 라인 이 형성 될 수 있 다 . 상부 비아 ( top _ Vx ) 는 금속 ( Mx ) 을 비아 ( Vx + 1 ) 에 연결 시킬 수 있 다 . ( 부분 적 인 두께 를 갖 는 것 으로 도시 된 ) 금속 배선 ( Mx + 1 ) 이 비아 ( Vx + 1 ) 에 연결 될 수 있 다 . 이후 , 금속 ( Mx + 1 ) 은 비트 라인 전류 밀도 를 지원 하 기 위해 적절 한 치수 들 을 가진 새로운 비트 라인 으로서 사용 될 수 있 다 . 그 결과 , 전류 흐름 의 방향 은 금속 배선 ( Mx ) 내 에서 수평 에서 수직 으로 변하 고 , Mx 의 단면적 은 MRAM 셀 의 정상 동작 을 위해 사용 되 는 전류 밀도 를 지원 하 기 에 충분 하 도록 구성 될 수 있 다 . 도시 의 일관 성 을 위해서 , " 다양 한 "" 논리 "" 엘리먼트 들 ( M ' x - 1 ", V ' x , M ' x , V ' x + 1 및 M ' x + 1 ) 이 도시 된다 . 또한 , 논리 엘리먼트 들 ( M ' x - 1 , V ' x , M ' x , V ' x + 1 및 M ' x + 1 ) 의 병렬 배치 로부터 , 예시 적 인 실시 형태 들 이 논리 형성 프로세스 와 전적 으로 호환 성 있 는 MRAM 셀 들 을 성공 적 으로 통합 한다는 것 이 인식 될 것 이 다 .