본 발명 의 반도체 소자 는 , 반도체 기판 상부 에 구비 된 제 1 금속 막 ; 상기 제 1 금속 막 상 에 형성 되 는 저 유전율 의 층간 절 연막 ; 상기 층간 절 연막 에 형성 되 는 비아 패턴 ; 상기 저 유전율 의 층간 절 연막 상 에 형성 되 는 제 2 금속 막 ; 상기 제 2 금속 막 중 상기 층간 절 연막 의 비아 패턴 이 형성 되 지 않 은 영역 의 바로 위 로 형성 되 는 슬릿 패턴 ; 을 포함 하 고 , 상기 슬릿 패턴 을 이루 고 있 는 슬릿 의 단부 에 는 확 장부 를 형성 하 고 있 다 .