다음 으로 도 2 를 참조 하 면 , 본 발명 의 일 실시 예 에 따른 메모리 장치 ( 10 ) 는 메모리 컨트롤러 ( 20 ) 와 메모리 셀 어레이 ( 30 ) 를 포함 할 수 있 다 . 메모리 컨트롤러 ( 20 ) 는 디코더 회로 ( 21 , 22 ) , 읽 기 / 쓰 기 회로 ( 23 ) , 및 컨트롤 로직 ( 24 ) 등 을 포함 할 수 있 다 . 메모리 셀 어레이 ( 30 ) 는 복수 의 메모리 셀 들 을 포함 할 수 있 다 . 디코더 회로 ( 21 , 22 ) 는 워드 라인 ( WL ) 을 통해 복수 의 메모리 셀 들 과 연결 되 는 제 1 디코더 회로 ( 21 ) 및 비트 라인 ( BL ) 을 통해 복수 의 메모리 셀 들 과 연결 되 는 제 2 디코더 회로 ( 22 ) 를 포함 할 수 있 다 . 제 1 디코더 회로 ( 21 ) 와 제 2 디코더 회로 ( 22 ) 및 읽 기 / 쓰 기 회로 ( 23 ) 의 동작 은 컨트롤 로직 ( 24 ) 에 의해 제어 될 수 있 다 . 일 실시 예 에서 , 읽 기 / 쓰 기 회로 ( 23 ) 는 제 1 디코더 회로 ( 21 ) 와 제 2 디코더 회로 ( 22 ) 에 의해 특정 된 적어도 하나 의 선택 메모리 셀 에 데이터 를 기록 하 는 프로그램 회로 와 , 선택 메모리 셀 로부터 데이터 를 읽 어 오 는 리드 아웃 회로 등 을 포함 할 수 있 다 .