또한 본 발명 은 반도체 구조 는 재 배선 층 ( redistribution layer , RDL ) 서브 스트레이트 ( substrate ) 를 포함 하 고 , 상기 재 배선 층 서브 스트레이트 는 , 제 1 에퍼 처 를 갖 는 제 1 유전 층 ( first dielectric layer ) ; 상기 제 1 유전 층 상 의 제 1 도전 층 으로서 , 상기 제 1 도전 층 은 상기 제 1 에퍼 처 내 에 풀 비아 ( full via ) 를 갖 는 제 1 도전 층 ( first conductive layer ) ; 제 2 에퍼 처 를 갖 는 제 2 유전 층 으로서 , 상기 제 2 유전 층 은 상기 제 1 유전 층 의 상면 에 있 는 제 2 유전 층 ( second dielectric layer ) ; 상기 제 2 유전 층 의 상면 상 의 제 2 도전 층 으로서 , 상기 제 2 도전 층 은 상기 제 2 에퍼 처 를 통해 상기 제 1 도전 층 에 접촉 하 는 상기 제 2 에퍼 처 내 의 부분 비아 를 갖 는 제 2 도전 층 ( second conductive layer ) ; 상기 재배 선 층 서브 스트레이트 의 상면 상 에 전자 소자 로서 , 상기 전자 소자 는 상기 제 2 도전 층 과 전기 적 으로 연결 되 는 인터 커넥트 ( interconnect ) 를 포함 하 는 전자 소자 ( electronic device ) ; 및 상기 전자 소자 의 측면 에 접촉 하 는 상기 재배 선 층 서브 스트레이트 의 상면 상 의 인 캡슐 란트 ( encapsulant ) 를 포함 하 는 반도체 구조 를 제공 한다 .