도 7 은 교차점 아키텍처 에 대한 다이 영역 의 효율 적 이용 을 지원 하 는 액세스 라인 들 을 갖 는 메모리 타일 ( 700 ) 의 일례 를 도시 한다 . 도 7 은 메모리 타일 ( 700 ) 의 평면도 ( 702 ) 및 단면도 ( 704 ) 양자 를 도시 한다 . 평면도 ( 702 ) 는 명확 성 을 위해 기판 레이어 및 로우 라인 들 에서 의 구성 요소 들 만 을 도시 한다 . 예 를 들 어 , 메모리 타일 의 부분 들 이 명확 성 을 위해 생략 될 수 있 다 . 로우 라인 들 은 단지 명확 성 을 위해 702 에서 의 2 차원 배열 로 오프셋 되 어 도시 된다 . 단면도 는 그 와 관련 된 몇몇 두 개 의 덱 메모리 셀 및 비트 라인 에 더 하 여 명확 성 을 위해 기판 레이어 및 로우 라인 들 에서 의 구성 요소 들 만 을 도시 한다 . 다른 예 에서 , 상이 한 덱 들 과 연관 된 로우 라인 들 이 단면도 ( 704 ) 에 도시 된 바 와 같이 메모리 소자 의 상이 한 높이 들 에 위치 될 수 있 다 . 그 에 따라 , 일부 예 에서 , 로우 라인 들 은 단면도 ( 704 ) 에 도시 된 바 와 같이 차곡차곡 포개지 거나 적층 될 수 있 다 . 일부 예 에서 , 메모리 타일 ( 700 ) 은 도 4 내지 도 6 을 참조 하 여 설명 된 메모리 타일 ( 430 ) 의 일례 일 수 있 다 . 메모리 타일 ( 700 ) 은 도 6 을 참조 하 여 설명 된 구성 ( 605 ) 과 유사 한 방식 으로 배열 될 수 있 다 . 메모리 타일 ( 700 ) 은 회로 부 ( 예 를 들 어 , 디코더 들 및 증폭기 들 ) 에 덮어씌워 지 는 로우 라인 들 ( 705 - a , 705 - b , 705 - c ) 및 로우 라인 ( 710 - a , 710 - b ) 을 포함 할 수 있 다 . 로우 라인 들 ( 705 - a , 705 - b , 705 - c , 710 - a , 710 - b ) 은 도 1 및 도 2 를 참조 하 여 설명 된 디 지트 라인 들 ( 115 ) 의 예 들 일 수 있 다 . 경우 에 따라 , 로우 라인 들 ( 705 - a , 705 - b , 705 - c , 710 - a , 710 - b ) 은 도 1 을 참조 하 여 설명 된 워드 라인 들 ( 110 ) 의 예 들 일 수 있 다 . 워드 라인 들 및 비트 라인 들 , 또는 그것 들 의 유사 체 들 에 대한 언급 은 이해 또는 운용 을 잃 지 않 고 호환 가능 하 다 .