게이트 적층 체 ( GST ) 는 상부 절 연막 ( UI ) 으로 덮일 수 있 다 . 비트 라인 들 ( BLo , BLe ) 은 상부 절 연막 ( UI ) 상 에 배치 될 수 있 다 . 비트 라인 들 ( BLo , BLe ) 각각 은 그 에 대응 하 는 메모리 스트링 에 전기 적 인 신호 를 공급 할 수 있 도록 도전 물 로 형성 된다 . 비트 라인 들 ( BLo , BLe ) 은 일 방향 으로 교대 로 배치 된 오드 비트 라인 ( BLo ) 과 이븐 비트 라인 ( BLe ) 을 포함 할 수 있 다 . 서로 이웃 한 한 쌍 의 오드 비트 라인 ( BLo ) 및 이븐 비트 라인 ( BLe ) 은 이 들 의 연장 방향 으로 서로 이웃 한 제 1 메모리 스트링 및 제 2 메모리 스트링 에 각각 연결 될 수 있 다 . 이 를 위해 , 상부 절 연막 ( UI ) 을 관통 하 는 비트 라인 콘 택 플러그 ( BCT ) 가 그 에 대응 하 는 메모리 스트링 의 상부 도프 트 반도체 패턴 ( UDP ) 과 그 에 대응 하 는 비트 라인 사이 에 연결 될 수 있 다 .