구체 적 으로 , 메모리 컨트롤러 ( 110 ) 의 데이터 출력 시점 은 빠른 동작 을 위해 유저 에 의해 클록 신호 주기 ( CL + 1 ) 로 결정 되 었 다 . 이때 , 유효 출력 딜레이 ( tSAC ) 가 도 2 및 도 3 에 도시 된 바 와 같이 PVT 및 고 주파수 와 같 은 요인 에 의해 1 클록 주기 보다 길 고 , 메모리 컨트롤러 가 클록 신호 에 동기 되 어 동작 할 경우 , 앞서 종래 기술 에서 설명 한 바 와 같이 , 메모리 컨트롤러 는 데이터 를 정상 적 으로 출력 하 지 못한다 . 그러나 본 발명 에 따른 메모리 컨트롤러 ( 110 ) 는 유효 출력 딜레이 ( tSAC ) 가 1 클록 주기 보다 길 더라도 , 정해진 클록 신호 주기 ( CL + 1 ) 에 상관없이 데이터 스트로브 신호 ( DQSin ) 에 동기 되 어 샘플링 된 데이터 ( sampled DQin ) 를 출력 한다 . 따라서 , 메모리 컨트롤러 ( 110 ) 는 정상 적 으로 유효 한 데이터 를 출력 한다 .