각 픽셀 들 ( 111 , 112 , 113 ) 이 활성 화 된 리셋 신호 ( RG ) 를 입력 받 을 경우 , 픽셀 들 ( 111 , 112 , 1 XY ) 각각 의 리셋 회로 ( 111 b ) 의 제 2 NMOS 트랜지스터 ( MN 12 ) 의 게이트 는 활성 화 된 리셋 신호 ( RG ) 를 입력 받 는다 . 따라서 , 픽셀 들 ( 111 , 112 , 1 XY ) 각각 의 리셋 회로 ( 111 b ) 의 제 2 NMOS 트랜지스터 ( MN 12 ) 는 턴 온 상태 가 된다 . 전원 전압 ( VDD ) 은 턴 온 된 제 2 NMOS 트랜지스터 ( MN 12 ) 을 통해 FD 노드 에 제공 된다 . FD 노드 에 제공 된 전원 전압 에 의해 소스 팔 로워 회로 ( 111 c ) 의 제 3 NMOS 트랜지스터 ( MN 13 ) 는 턴 온 된다 . 턴 온 상태 인 제 3 NMOS 트랜지스터 ( MN 13 ) 는 게이트 에 인가 되 는 전압 의 크기 에 따라 흐르 는 전류 를 결정 한다 . 즉 , 소스 팔 로워 회로 ( 111 c ) 의 제 3 NMOS 트랜지스터 ( MN 13 ) 는 게이트 에 인가 되 는 전압 에 대응 하 는 전류 를 흐르 게 한다 . 따라서 , FD 노드 에 충전 된 전원 전압 ( VDD ) 에 대응 하 는 전류 가 소스 팔 로워 회로 ( 111 c ) 의 제 3 NMOS 트랜지스터 ( MN 13 ) 를 통해 흐르 게 된다 .