도 7 을 참조 하 면 , 본 발명 의 일 실시 예 에 따른 메모리 장치 ( 300 ) 는 제 1 디코더 회로 ( 310 ) , 제 2 디코더 회로 ( 320 ) , 리드 아웃 회로 ( 330 ) , 컨트롤 로직 ( 340 ) , 및 메모리 셀 어레이 ( 350 ) 를 포함 할 수 있 다 . 메모리 셀 어레이 ( 350 ) 는 복수 의 메모리 셀 들 ( MC 1 - MC 4 ) 을 포함 할 수 있 다 . 제 1 디코더 회로 ( 310 ) 는 워드 라인 ( WL ) 을 통해 복수 의 메모리 셀 들 ( MC 1 - MC 4 ) 과 연결 되 며 , 제 2 디코더 회로 ( 320 ) 는 제 1 내지 제 4 비트 라인 들 ( BL 1 - BL 4 ) 을 통해 복수 의 메모리 셀 들 ( MC 1 - MC 4 ) 과 연결 될 수 있 다 . 설명 의 편의 를 위하 여 도 7 의 일 실시 예 에서 는 하나 의 워드 라인 ( WL ) 만 을 도시 하 였으나 , 메모리 셀 어레이 ( 350 ) 는 워드 라인 ( WL ) 을 복수 개 포함 할 수 있 다 . 또한 , 비트 라인 들 ( BL 1 - BL 4 ) 의 개수 와 메모리 셀 들 ( MC 1 - MC 4 ) 의 개수 역시 다양 하 게 변형 될 수 있 다 .