도 6 은 본 발명 의 일부 실시 예 들 에 따른 , 도 1 에 도시 된 클럭 주파수 체배 기 의 연속 근사 연산 의 시뮬레이션 결과 를 도시 하 는 파형 도 이 다 . 이 과도 응답 시뮬레이션 결과 는 9 . 6 MHz 의 입력 클럭 으로부터 출력 클럭 을 생성 하 기 위한 연속 근사 연산 의 진행 과정 을 나타낸다 . 상기 출력 클럭 신호 의 주파수 가 상기 입력 클럭 신호 의 주파수 의 2 배 에 해당 하 는 것 을 알 수 있 다 . 듀티 사이클 파형 을 도시 하 기 위해 별도 의 듀티 사이클 측정 회로 가 사용 되 었 다 . 상기 측정 회로 는 필터 를 포함 하 여 , 측정 지연 및 오버 슈트 가 발생 한다 . 8 비트 SAR 을 사용 하 여 달성 된 듀티 사이클 은 53 % 이 다 . 상기 SAR 이 처음 변환 될 때 , 약간 의 글 리치 ( glitch ) 가 관찰 될 수 있 다 . 상기 글리 치 는 SAR 변환 표시기 ( SAR conversion indicator ) 를 사용 하 여 출력 을 게이트 처리 함 으로써 억제 될 수 있 다 .