도 5 e 를 참조 하 면 , 반도체 채널 층 ( 60 L ) , 터널 링 유전체 층 ( 56 ) , 전하 저장 층 ( 54 ) , 및 차단 유전체 층 ( 52 ) 의 수평 부분 들 은 평탄 화 공정 에 의해 절연 캡 층 ( 70 ) 의 상부 표면 위 로부터 제거 될 수 있 다 . 적어도 하나 의 이방성 에칭 단계 및 / 또는 적어도 하나 의 등방성 에칭 단계 를 포함 할 수 있 는 일련 의 리세 스 에칭 공정 들 이 사용 될 수 있 다 . 반도체 채널 층 ( 60 L ) 의 각각 의 나머지 부분 은 전체 적 으로 메모리 개구 ( 49 ) 내 에 또는 전체 적 으로 지지 개구 ( 19 ) 내 에 위치 될 수 있 다 .