제 1 메모리 셀 ( 102 ) 의 판독 동작 도중 에 , 제 1 비트 라인 ( 114 ) 은 제 1 전압 을 전달 하 고 , 제 2 비트 라인 ( 116 ) 은 제 2 전압 을 전달 하 고 , 소스 라인 ( 118 ) 은 제 3 전압 을 전달 한다 . 제 2 메모리 셀 ( 104 ) 이 소스 라인 ( 118 ) 에 전류 를 도입 하 는 것 을 방지 하 기 위하 여 , 제 2 비트 라인 ( 116 ) 에서 의 제 2 전압 은 소스 라인 ( 118 ) 에서 의 제 3 전압 과 동일 할 수 있 다 . 특정 실시 예 에서 , 제 2 비트 라인 ( 116 ) 및 소스 라인 ( 118 ) 은 제 2 전압 과 제 3 전압 간 의 차 가 제 2 메모리 셀 ( 104 ) 에 장애 를 줄 만큼 충분히 크 지 않 도록 제 2 비트 라인 ( 116 ) 과 소스 라인 ( 118 ) 이 바이어스 된다 .