출력 핀 DQ 0 < 0 >, DQ 0 < 1 >, DQ 0 < 2 >, DQ 0 < 3 > 은 모두 동일 한 DQ 0 출력 핀 이 며 , < 0 >, < 1 >, < 2 >, < 3 > 의 순서 에 따라 한 클럭 ( clock ) 에 하나 의 데이터 씩 을 출력 한다는 것 을 의미 한다 . 따라서 클럭 에 따라 데이터 를 나누 어 출력 하 기 위한 파이프 래치 구조 ( pipe latch scheme ) 를 갖 고 있 으나 , 본 발명 의 기본 배경 을 설명 하 는 데 필요 한 부분 은 아니 기에 그 도시 는 생략 하 였 다 .