제 1 박막 트랜지스터 ( 200 ) 는 제 2 박막 트랜지스터 ( 300 ) 와 동일 한 구조 를 가질 수 있 다 . 예 를 들 어 , 제 1 박막 트랜지스터 ( 200 ) 는 산화물 반도체 패턴 을 포함 할 수 있 다 . 제 1 박막 트랜지스터 ( 200 ) 의 게이트 전극 은 제 1 박막 트랜지스터 ( 200 ) 의 게이트 절 연막 보다 내측 에 위치 하 는 측면 을 포함 할 수 있 다 . 제 1 박막 트랜지스터 ( 200 ) 의 산화물 반도체 패턴 , 게이트 절 연막 및 게이트 전극 은 제 2 박막 트랜지스터 ( 300 ) 의 제 2 반도체 패턴 ( 310 ) , 제 2 게이트 절 연막 ( 114 ) 및 제 2 게이트 전극 ( 330 ) 과 동일 한 공정 으로 형성 될 수 있 다 . 이 에 따라 , 본 명세서 의 실시 예 에 따른 디스플레이 장치 에서 는 제 2 게이트 절 연막 ( 114 ) 의 형성 공정 에 의한 제 1 박막 트랜지스터 ( 200 ) 의 특성 저하 및 제 2 박막 트랜지스터 ( 300 ) 의 특성 저하 가 방지 될 수 있 다 . 따라서 , 본 명세서 의 실시 예 에 따른 디스플레이 장치 에서 는 구동 회로 의 신뢰 성 이 향상 될 수 있 다 .