도 1 , 12 및 도 16 을 참조 하 면 , 이후 에 상기 제 1 포토레지스트 패턴 ( 도 15 의 261 a ) 을 이용 하 는 식각 공정 , 상기 제 1 포토레지스트 패턴 ( 261 a ) 의 두께 를 감소 시키 는 에 싱 공정 , 및 상기 두께 가 감소 된 제 1 포토레지스트 패턴 ( 261 a ) 을 이용 하 는 식각 공정 을 통하 여 , 상기 원시 반도체 층 ( 도 15 의 117 ') 및 상기 데이터 금속 층 ( 도 15 의 136 ') 을 부분 적 으로 식각 하 여 상기 반도체 층 ( 117 ) , 상기 데이터 패드 ( 131 ) , 상기 데이터 라인 ( 136 ) , 상기 소오 스 전극 ( 118 ) 및 상기 드레 인 전극 ( 119 ) 을 형성 한다 . 상기 반도체 층 ( 117 ) 은 상기 원시 게이트 절 연막 ( 126 ') 상 에 배치 된다 .