상기 활성 영역 ( 103 a ) 상 에 형성 된 게이트 스 페이서 들 ( 111 ) 사이 의 공간 들 을 채워 제 1 / 제 2 도전 패턴 들 ( 115 a , 115 b ) 을 형성 한다 . 상기 제 1 도전 패턴 ( 115 a ) 은 비트 라인 과 전기 적 으로 접속 하 는 콘 택 플러그 ( contact plug ) 일 수 있 고 , 상기 제 2 도전 패턴 ( 115 b ) 은 상기 제 1 도전 패턴 ( 115 a ) 과 이격 하 여 형성 된 콘 택 플러그 일 수 있 다 . 상기 제 1 / 제 2 도전 패턴 들 ( 115 a , 115 b ) 을 갖 는 상기 반도체 기판 ( 101 ) 상 에 제 1 층간 절 연막 ( 117 ) 을 형성 하 고 , 상기 제 1 층간 절 연막 ( 117 ) 의 소정 영역 을 관통 하 여 제 2 도전 패턴 ( 115 b ) 을 노출 시키 는 콘 택 홀 ( 119 ) 을 형성 한다 . 상기 제 1 층간 절 연막 ( 117 ) 은 실리콘 옥사이드 막 일 수 있 다 .