즉 , 전원 전압 ( VDD ) 의 레벨 이 예정 된 레벨 보다 더 높 아 지 면 , 입력 되 는 신호 ( in , / in ) 가 변동 하 는 시점 에서부터 증폭 신호 ( out , / out ) 가 입력 되 는 신호 ( in , / in ) 의 변동 에 대응 하 여 변동 하 기 까지 걸리 는 시간 이 예정 된 시간 보다 짧 아 지 게 된다 . ( MIN _ delay )