각 셀 스트링 의 소스 선택 트랜지스터 ( SST ) 는 공통 소스 라인 ( CSL ) 과 메모리 셀 들 ( MC 1 ~ MCn ) 사이 에 연결 된다 . 동일 한 행 에 배열 된 셀 스트링 들 의 소스 선택 트랜지스터 들 은 동일 한 소스 선택 라인 에 연결 된다 . 제 1 행 에 배열 된 셀 스트링 들 ( CS 11 '~ CS 1 m ') 의 소스 선택 트랜지스터 들 은 제 1 소스 선택 라인 ( SSL 1 ) 에 연결 된다 . 제 2 행 에 배열 된 셀 스트링 들 ( CS 21 '~ CS 2 m ') 의 소스 선택 트랜지스터 들 은 제 2 소스 선택 라인 ( SSL 2 ) 에 연결 된다 . 다른 실시 예 로서 , 셀 스트링 들 ( CS 11 '~ CS 1 m ', CS 21 '~ CS 2 m ') 의 소스 선택 트랜지스터 들 은 하나 의 소스 선택 라인 에 공통 연결 될 수 있 다 .