상술 한 바 와 같이 , 도 2 a 및 도 2 b 에 도시 하 는 회로 구성 의 반도체 장치 에서 는 , 소스 선 SL 을 복수 열 ( 또는 복수 행 ) 로 공통 화 함 으로써 , 메모리 셀 어레이 의 면적 의 축소 를 도모 할 수 있 기 때문 에 , 다 이 사이즈 의 축소 를 실현 할 수 있 다 . 또한 , 다 이 사이즈 를 축소 함 으로써 , 반도체 장치 를 제작 하 는 비용 을 저감 할 수 있 거나 또는 수율 을 향상 시킬 수 있 다 .