도 17 은 본 개시 의 일 실시 예 에 따른 제 1 도전 성 비아 ( 104 ) 및 재 배선 층 ( 105 ) 을 형성 하 는 단계 ( S 204 ) 를 보여 주 는 도면 이 다 . 도 3 및 도 17 을 참조 할 때 , 본 개시 의 반도체 패키지 제조 방법 ( S 200 ) 은 제 1 도전 성 비아 ( 104 ) 및 재 배선 층 ( 105 ) 을 형성 하 는 단계 ( S 204 ) 를 포함 할 수 있 다 . 보다 구체 적 으로 , 제 1 도전 성 비아 ( 104 ) 를 형성 하 는 단계 는 전술 한 스탬 핑 공정 및 식각 공정 에 의해 형성 된 제 1 비아 홀 ( H 1 ) 을 제 1 전도성 소재 ( M 1 ) 로 채우 는 단계 를 포함 할 수 있 다 . 또한 , 재 배선 층 ( 105 ) 을 형성 하 는 단계 는 전술 한 스탬 핑 공정 으로 형성 된 재 배선 패턴 ( P 1 ) 을 제 1 전도성 소재 ( M 1 ) 로 채우 는 단계 를 포함 할 수 있 다 . 상기 제 1 전도성 소재 ( M 1 ) 는 다양 한 금속 소재 를 포함 할 수 있 다 . 예 를 들 어 , 상기 제 1 전도성 소재 ( M 1 ) 는 구리 , 금 , 은 등 과 같이 전도성 이 우수 한 금속 소재 를 포함 할 수 있 다 .