일부 예 에서 , ( 예 를 들 어 , 셀 선택 또는 활성 화 절차 의 결과 로서 ) 디 지트 라인 ( 215 - b ) 상 의 전압 변화 는 디 지트 라인 ( 215 - a , 215 - c , 또는 양쪽 모두 ) 에 대한 전압 교란 을 야기 할 수 있 다 . 이러 한 교란 은 메모리 셀 ( 410 - a 및 / 또는 410 - b ) 양단 의 전압 차 가 일정 기간 동안 ( 예 를 들 어 , 디 지트 라인 ( 215 - a 및 / 또는 215 - c ) 의 전압 이 플레이트 ( 415 ) 의 전압 과 동등 하 게 될 때 까지 ) 영 이 아니 게 할 수 있 다 . 일부 예 에서 , 메모리 디바이스 ( 400 ) 는 , 예 를 들 어 하나 이상 의 이점 을 실현 하 기 위해 ( 예 를 들 어 , 하나 이상 의 회로 를 위한 영역 을 제공 하 고 , 메모리 디바이스 의 밀도 를 증가 시키 기 위해 ) 더 긴 디 지트 라인 ( 215 ) 으로 구성 될 수 있 다 . 더 긴 디 지트 라인 ( 215 ) 은 ( 예 를 들 어 , 길 어 지 지 않 은 디 지트 라인 ( 215 ) 과 비교 할 때 ) 더 큰 커패시턴스 를 가질 수 있 고 , 이러 한 디 지트 라인 ( 215 ) 으로부터 전압 을 인가 또는 제거 하 는 것 은 인접 한 디 지트 라인 ( 215 ) 에서 의 전압 교란 을 야기 할 수 있 다 . 예 를 들 어 , 선택 된 디 지트 라인 ( 215 - b ) 으로부터 전압 을 인가 또는 제거 하 는 것 은 디 지트 라인 ( 215 - b ) 을 하나 이상 의 선택 해제 된 디 지트 라인 ( 215 ) 과 용량 성 결합 할 수 있 어 ( 예 를 들 어 , 브리지 를 형성 할 수 있 어 ) , 디 지트 라인 ( 215 - b ) 상 의 전압 이 하이 또는 로우 가 되 면 , 하나 이상 의 선택 해제 된 디 지트 라인 ( 215 ) 상 의 전압 은 ( 예 를 들 어 , 일시 적 으로 ) 각각 하이 또는 로우 가 될 수 있 다 . 선택 해제 된 디 지트 라인 ( 215 ) ( 예 를 들 어 , 디 지트 라인 ( 215 - a 및 215 - c ) ) 상 의 이러 한 전압 교란 은 다수 의 전압 변화 에 걸쳐 발생 할 수 있 는 누적 해머 링 효과 를 통해 결합 된 메모리 셀 ( 410 ) 의 논리 상태 에 영향 을 줄 수 있 다 .