본 발명 은 반도체 소자 의 제조 방법 에 관한 것 으로 , 반도체 기판 상 의 주변 회로 영역 및 셀 영역 에 게이트 층 및 게이트 하드 마스크 층 의 적층 패턴 으로 이루어진 게이트 를 형성 하 는 단계 와 , 상기 게이트 상부 에 제 1 질화 막 을 증착 하 는 단계 와 , 상기 제 1 질화 막 상부 에 제 1 절연 산화 막 을 형성 하 는 단계 와 , 주변 회로 부 영역 의 게이트 층 을 식각 정지 막 으로 하 여 , 주변 회로 부 영역 의 제 1 절연 산화 막 , 제 1 질화 막 및 게이트 하드 마스크 층 을 선택 적 으로 제거 하 는 단계 와 , 상기 주변 회로 부 영역 에 잔존 하 는 제 1 절연 산화 막 을 모두 제거 하 는 단계 와 , 상기 결과물 전면 에 셀 영역 과 주변 회로 영역 에 걸쳐 제 2 질화 막 을 전면 증착 하 는 단계 와 , 상기 결과물 을 셀 영역 에서 는 제 1 절연 산화 막 이 노출 할 때 까지 , 주변 회로 영역 에서 는 게이트 층 이 노출 할 때 까지 , 마스크 없이 전면 식각 하 여 주변 회로 부 의 게이트 측벽 에 질화 막 스 페이서 를 형성 하 는 단계 를 포함 한다 .