제 1 내지 제 3 반도체 필라 ( P 1 , P 2 , P 3 ) 가 수직 으로 정렬 된 수직 형 사이리스터 ( 100 V ) 는 제 1 내지 제 3 반도체 필라 ( P 1 , P 2 , P 3 ) 가 수평 으로 정렬 된 구조 에 비해 실질 적 으로 감소 된 면적 을 가질 수 있 다 . 따라서 , 메모리 셀 ( 100 M ) 에서 수직 형 사이리스터 ( 100 V ) 의 점유 면적 을 감소 시킬 수 있 다 .