본 발명 기술 적 사상 의 실시 예 에 따른 프로세서 ( 1100 ) 는 다수 의 코 어부 ( 1110 ) 를 포함 할 수 있 으며 다수 의 코 어부 ( 1110 ) 가 캐시 메모 리부 ( 1120 ) 를 공유 할 수 있 다 . 다수 의 코 어부 ( 1110 ) 와 캐시 메모 리부 ( 1120 ) 는 직접 연결 되 거나 , 버스 인터페이스 ( 1130 ) 를 통해 연결 될 수 있 다 . 다수 의 코 어부 ( 1110 ) 는 모두 상술 한 코 어부 의 구성 과 동일 하 게 구성 될 수 있 다 . 프로세서 ( 1100 ) 가 다수 의 코 어부 ( 1110 ) 를 포함 할 경우 , 캐시 메모 리부 ( 1120 ) 의 1 차 저장 부 ( 1121 ) 는 다수 의 코 어부 ( 1110 ) 의 개수 에 대응 하 여 각각 의 코 어부 ( 1110 ) 내 에 구성 되 고 2 차 저장 부 ( 1122 ) 와 3 차 저장 부 ( 1123 ) 는 다수 의 코 어부 ( 1110 ) 의 외부 에 버스 인터페이스 ( 1130 ) 를 통해 공유 되 도록 구성 될 수 있 다 . 여기 서 , 1 차 저장 부 ( 1121 ) 의 처리 속도 가 2 차 , 3 차 저장 부 ( 1122 , 1123 ) 의 처리 속도 보다 빠를 수 있 다 . 일 실시 예 에서 , 1 차 저장 부 ( 1121 ) 와 2 차 저장 부 ( 1122 ) 는 다수 의 코 어부 ( 1110 ) 의 개수 에 대응 하 여 각각 의 코 어부 ( 1110 ) 내 에 구성 되 고 , 3 차 저장 부 ( 1123 ) 는 다수 의 코 어부 ( 1110 ) 외부 에 버스 인터페이스 ( 1130 ) 를 통해 공유 되 도록 구성 될 수 있 다 .