제 2 절연 층 ( INS 2 ) 상 에 트랜지스터 ( TR ) 의 소스 전극 ( SE ) 및 드레 인 전극 ( DE ) 이 서로 이격 되 어 배치 될 수 있 다 . 소스 전극 ( SE ) 은 제 1 절연 층 ( INS 1 ) 및 제 2 절연 층 ( INS 2 ) 에 정의 된 제 1 컨 택 홀 ( CH 1 ) 을 통해 반도체 층 ( SM ) 의 소스 영역 에 연결 될 수 있 다 . 드레 인 전극 ( DE ) 은 제 1 절연 층 ( INS 1 ) 및 제 2 절연 층 ( INS 2 ) 에 정의 된 제 2 컨 택 홀 ( CH 2 ) 을 통해 반도체 층 ( SM ) 의 드레 인 영역 에 연결 될 수 있 다 .