도 8 에 도시 된 바 와 같이 단위 어드레스 래치 부 는 액티브 신호 ( ACT 00 ) 와 , 프리 차지 신호 ( PCG 00 ) 를 게이트 로 입력 받 으며 , 래치 노드 ( C ) 에 공통 으로 접속 되 는 모스 트랜지스터 ( T 7 , T 8 ) 와 , 로컬 어드레스 신호 ( BAX 0 ) 를 입력 받 는 모스 트랜지스터 ( T 9 ) 와 , 래치 ( L 2 ) 를 구비 한다 . 어 드레스 래치 부 ( 130 C ) 는 도 8 에 도시 된 회로 가 병렬 로 다수 배치 되 며 , 각각 의 회로 는 대응 하 는 로컬 어드레스 신호 ( LAX 0 ~ LAX 7 ) 를 입력 받 아 대응 하 는 래치 된 로컬 어드레스 ( LAX 34 < 0 : 3 >, LAX 56 < 0 : 3 >) 를 각각 출력 한다 .