구간 ( A ) 중 , 전압 생성 회로 ( 150 ) 는 제어 로직 ( 140 ) 에서 출력 되 는 제어 신호 들 ( VG _ signals ) 에 응답 하 여 양 의 전위 레벨 을 갖 는 설정 전압 ( Vset ) 을 생성 하 여 메모리 셀 어레이 ( 110 ) 의 공통 소스 라인 ( CSL ) 으로 출력 한다 ( S 433 ) . 이 로 인하 여 공통 소스 라인 ( CSL ) 의 전위 레벨 은 양 의 전위 레벨 로 상승 한다 .