종래 , 상술 한 바 와 같 은 공정 을 통해 박막 트랜지스터 기판 을 제조 하 는 경우 , 도 4 에 도시 된 바 와 같이 , 데이터 라인 ( 30 ) 에 중첩 되 어 형성 되 는 활성 층 ( 34 ) 의 양측 단 에 는 데이터 금속 층 ( 30 a ) , n + 비정질 실리콘 층 ( 35 a ) 및 비정질 실리콘 층 ( 34 a ) 으로 건식 에칭 ( dry etching ) 이 수행 됨 에 따라 건식 에칭 에 의해 제거 되 지 않 은 활성 리 던 던 시 ( active redundancy ) 가 생성 된다 .