도 5 는 본 발명 의 일 실시 예 에 따른 플래시 메모리 의 구성 을 나타내 는 도면 이 다 . 본 실시 예의 플래시 메모리 ( flash memory ) ( 100 ) 는 : 매트릭스 형태 로 배열 된 복수 의 메모리 셀 을 갖 는 메모리 셀 어레이 ( memory cell array ) ( 110 ) ; 외부 클록 신호 ( external clock signal ) ExCLK 에 응답 하 여 데이터 를 외부 로 출력 하 거나 외부 로부터 입력 된 데이터 를 출력 하 도록 구성 된 입력 출력 회로 ( input output circuit ) ( 120 ) ; 데이터 의 에러 검출 ( error detection ) 및 정정 ( correction ) 을 수행 하 도록 구성 된 ECC 회로 ( 130 ) ; 입력 출력 회로 ( 120 ) 를 통해 어드레스 데이터 를 수신 하 는 어드레스 레지스터 ( address register ) ( 140 ) ; 입력 출력 회로 ( 120 ) 를 통해 수신 된 명령 또는 외부 단자 에 인가 되 는 제어 신호 에 기초 하 여 각 파트 를 제어 하 는 제 어부 ( controller ) ( 150 ) ; 디 코딩 결과 에 기초 하 여 , 어 드레스 레지스터 ( address register ) ( 140 ) 로부터 행 어드레스 정보 Ax 를 수신 하 고 , 행 어드레스 정보 Ax 를 디 코딩 하 고 , 블록 선택 및 워드 라인 선택 등 을 수행 하 는 워드 라인 선택 회로 ( word line selection circuit ) ( 160 ) ; 워드 라인 선택 회로 ( 160 ) 에 의해 선택 된 페이지 로부터 판독 된 데이터 를 유지 하 거나 선택 된 페이지 에 프로그래밍 될 데이터 를 유지 하 는 페이지 버퍼 / 센싱 회로 ( page buffer / sensing circuit ) ( 170 ) ; 어드레스 레지스터 ( 140 ) 로부터 열 어드레스 정보 ( column address information ) ( Ay ) 를 수신 하 고 , 열 어드레스 정보 ( Ay ) 를 디 코딩 하 고 , 디 코딩 결과 에 기초 하 여 페이지 버퍼 / 센싱 회로 ( 170 ) 에서 행 선택 을 수행 하 는 행 선택 회로 ( row selection circuit ) ( 180 ) ; 및 데이터 의 판독 , 프로그래밍 , 소거 등 에 필요 한 각종 전압 ( 프로그래밍 전압 Vpgm , 패스 전압 Vpass , 판독 패스 전압 Vread , 소거 전압 Vers 등 ) 을 생성 하 는 내부 전압 생성 회로 ( internal voltage generating circuit ) ( 190 ) 을 포함 한다 .