상기 박막 트랜지스터 어레이 기판 을 형성 하 는 단계 는 기판 상 에 게이트 라인 , 상기 센서 박막 트랜지스터 의 제 1 게이트 전극 , 제 1 박막 트랜지스터 의 제 2 게이트 전극 , 제 2 박막 트랜지스터 의 제 3 게이트 전극 을 포함 하 는 게이트 패턴 을 형성 하 는 단계 와 ; 상기 게이트 패턴 이 형성 된 기판 상 에 게이트 절 연막 을 형성 하 는 단계 와 ; 상기 게이트 절 연막 상 에 상기 제 1 게이트 전극 과 중첩 되 는 제 1 반도체 패턴 , 상기 제 2 게이트 전극 과 중첩 되 는 제 2 반도체 패턴 , 제 3 게이트 전극 과 중첩 되 는 제 3 반도체 패턴 을 형성 하 는 단계 와 ; 상기 게이트 절 연막 을 사이 에 두 고 상기 게이트 라인 과 교차 되 는 데이터 라인 , 제 1 반도체 패턴 과 각각 접속 되 며 서로 마주 보 게 위치 하 는 제 1 소스 전극 및 제 1 드레 인 전극 , 상기 제 2 반도체 패턴 과 각각 접속 되 며 서로 마주 보 게 위치 하 는 제 2 소스 전극 과 제 2 드레 인 전극 , 상기 제 3 반도체 패턴 과 각각 접속 되 며 서로 마주 보 게 위치 하 는 제 3 소스 전극 및 제 3 드레 인 전극 을 포함 하 는 소스 / 드레 인 패턴 을 형성 하 여 상기 센서 박막 트랜지스터 , 제 1 및 제 2 박막 트랜지스터 를 형성 하 는 단계 와 ; 상기 제 1 박막 트랜지스터 의 제 2 드레 인 전극 을 노출 시키 는 제 1 홀 을 가지 는 보호막 을 형성 하 는 단계 와 ; 상기 제 1 홀 을 통해 상기 제 2 드레 인 전극 과 접속 되 는 화소 전극 을 형성 하 는 단계 를 포함 한다 .