메모리 디바이스 ( 120 ) 는 , 일부 실시 예 에서 , 제 1 서브 세트 내 선택 된 서브 어레이 의 감지 회로 , 가령 , 도 4 a 및 4 b 의 감지 구성 요소 스트라이프 ( 424 - 0 ) 와 제 2 서브 세트 내 선택 된 서브 어레이 의 감지 회로 , 가령 , 도 4 a 및 4 b 의 감지 구성 요소 스트라이프 ( 424 - N - 1 ) , 및 선택 된 뱅크 레지스터 ( 158 ) 에 의해 공유 되 는 I / O 라인 ( 가령 , 도 1 c 와 관련 하 여 ( 155 ) 로 나타나 고 기재 됨 ) 을 포함 할 수 있 다 . 제 1 서브 세트 ( 425 ) 에 저장 된 다수 의 결과 데이터 값 의 선택 된 도착지 , 가령 , 제 2 서브 세트 ( 426 ) 의 선택 된 서브 어레이 내 선택 된 로우 ( 118 ) 및 / 또는 선택 된 뱅크 레지스터 ( 158 ) 내 선택 된 로우 로 의 이동 을 가능 하 게 하 기 위해 공유 I / O 라인 은 제 1 서브 세트 의 감지 회로 에 선택 적 으로 연결 되 도록 구성 될 수 있 다 .