최근 반도체 소자 의 디자인 룰 ( design rule ) 이 100 nm 급 이하 로 감소 함 에 따라 , 트랜지스터 의 소오 스 영역 과 드레 인 영역 사이 의 간격 이 좁 아 지 고 , 채널 및 소오 스 / 드레 인 영역 으로 의 도핑 농도 는 증가 하 여 , 단 채널 효과 ( short channel effect : SCE ) , 핫 캐리어 효과 ( hot carrier effect : HCE ) 및 GIDL ( gate induced drain leakage ) 과 같 은 현상 이 발생 되 고 , 그 에 의해 , 트랜지스터 의 전기 적 특성 이 열화 되 고 있 다 .