차동 시그널 링 회로 ( 505 ) 는 차동 시그널 링 회로 ( 202 ) 와 유사 하 거나 동일 하 며 , 제 1 출력 단자 ( 208 ) , 제 2 출력 단자 ( 210 ) , 제 1 NMOS 트랜지스터 ( MN 1 ) , 제 2 NMOS 트랜지스터 ( MN 2 ) , 그리고 테일 전류 소스 ( I 3 ) ( 본 명세서 에서 전류 스티어링 소스 라고 도 지칭 됨 ) 를 포함 한다 . 본 명세서 에서 , 제 1 및 제 2 출력 단자 ( 208 , " 210 ) 는 "" 차동 출력 단자 들 ( differential output terminals ) "" 을 구성 한다 . 도시 된 바 와 같이 ", 제 1 출력 단자 ( 208 ) 는 NMOS 트랜지스터 ( MN 1 ) 의 제 1 단자 에 연결 되 고 , 제 1 NMOS 트랜지스터 ( MN 1 ) 의 제 2 단자 는 테일 전류 소스 ( I 3 ) 에 연결 된다 . 제 1 NMOS 트랜지스터 ( MN 1 ) 의 게이트 는 제 1 입력 신호 ( ID +) 를 수신 하 도록 연결 되 고 , 여기 서 제 1 입력 신호 ( ID +) 는 임의 의 적절 한 로직 ( 예 를 들 어 , 코어 로직 ) 으로부터 발생 된다 . 마찬가지 로 , 제 2 NMOS 트랜지스터 ( MN 2 ) 의 제 1 단자 는 제 2 출력 단자 ( 210 ) 에 연결 되 고 , 제 2 NMOS 트랜지스터 ( MN 2 ) 의 제 2 단자 는 테일 전류 소스 ( I 3 ) 에 연결 되 며 , 제 2 NMOS 트랜지스터 ( MN 2 ) 의 게이트 는 제 2 입력 신호 ( ID -) 에 연결 되 고 , 여기 서 제 2 입력 신호 ( ID -) 는 임의 의 적절 한 로직 ( 예 를 들 어 , 코어 로직 ) 으로부터 발생 된다 . 고려 되 는 바 와 같이 , 제 1 및 제 2 입력 신호 들 ( ID +, ID -) 이 동시 에 취해질 때 , 제 1 및 제 2 입력 신호 들 ( ID +, ID -) 은 그것 의 위치 에 상관없이 임의 의 적절 한 수신 디바이스 또는 회로 ( 예 를 들 어 , 디지털 데이터 수신 디바이스 ( 504 ) ) 로 전송 되 기 위한 데이터 를 나타낸다 . 테일 전류 소스 ( I 3 ) 는 NMOS 트랜지스터 들 ( MN 1 과 MN 2 ) 의 제 2 단자 들 과 그라운드 사이 에 연결 된다 . 차동 시그널 링 회로 ( 505 ) 는 NMOS 트랜지스터 와 테일 전류 소스 를 포함 하 는 것 으로 도시 되 지만 , 상기 차동 시그널 링 회로 ( 505 ) 가 임의 의 적절 한 회로 , 또는 , 예 를 들 어 , 임의 의 트랜지스터 들 의 조합 ( 상기 트랜지스터 들 이 어떤 타입 이 든 상관없 음 ) , " 및 회로 부품 들 또는 소자 들 ( 능동 특성 을 가지 든 수동 특성 을 가지 든 상관없 음 ) ( 통칭 하 여 "" 회로 소자 들 ( circuit elements "") 을 포함 하 는 임의 의 적절 한 회로 또는 회로 들 을 사용 하 여 구현 될 수 있 다 . "