본 발명 은 반도체 소자 의 비트 라인 형성 방법 에 관한 것 으로 , 보다 구체 적 으로 는 배선 층 이 구비 된 반도체 기판 상부 에 배리 어 층 패턴 , 텅스텐 층 패턴 및 하드 마스크 패턴 의 적층 구조 로 이루어진 제 1 비트 라인 패턴 을 형성 하 는 단계 ; 상기 비트 라인 을 포함 하 는 전면 에 산화 막 을 증착 하 는 단계 ; 상기 결과 구조물 에 대한 1 차 자기 정렬 식각 공정 을 수행 하 여 하드 마스크 패턴 전면 을 노출 시키 는 단계 ; 상기 노출 된 하드 마스크 패턴 전면 에 제 1 질화 막 을 도포 하 는 단계 ; 상기 반도체 기판 이 노출 될 때 까지 상기 제 1 질화 막 및 산화 막 에 대한 2 차 자기 정렬 식각 공정 을 수행 하 여 제 2 비트 라인 패턴 을 형성 하 는 단계 ; 및 상기 제 2 비트 라인 패턴 측벽 에 제 2 질화 막 을 증착 하 여 제 3 비트 라인 패턴 을 형성 하 는 단계 를 포함 하 는 반도체 소자 의 비트 라인 형성 방법 에 관한 것 이 다 .