상기 박막 트랜지스터 는 상기 게이트 배선 ( 12 ) 에서 분기 된 게이트 전극 ( 12 a ) 과 , 상기 게이트 전극 ( 12 a ) 상부 에 형성 된 게이트 절 연막 ( 도시 하 지 않 음 ) 과 , 상기 게이트 전극 ( 12 a ) 상부 에 적층 된 반도체 층 ( 도시 하 지 않 음 ) 과 , 상기 데이터 배선 ( 15 ) 에서 분기 되 어 상기 반도체 층 상부 에 형성 된 소스 / 드레 인 전극 ( 15 a , 15 b ) 으로 구성 되 는데 , 상기 드레 인 전극 ( 15 b ) 은 상기 제 1 전극 ( 17 ) 과 전기 적 으로 연결 된다 .