이후 에 , 제 1 및 제 2 포토레지스트 패턴 ( 도 7 의 741 , 743 ) 을 식각 마스크 로 하부 의 게이트 유전 층 ( 710 ) 상 에 형성 된 게이트 를 위한 층 을 선택 적 으로 식각 한다 . 이 에 따라 , PMOS 를 위한 제 1 게이트 ( 731 ) 및 NMOS 를 위한 제 2 게이트 ( 733 ) 가 패 터닝 된다 . 이러 한 식각 과정 에서 제 1 게이트 ( 731 ) 및 제 2 게이트 ( 733 ) 의 식각 에 수반 되 는 식각 바이어스 들 은 도 4 및 도 5 의 측정 결과 에 제시 된 바 와 같이 서로 다르 게 나타날 수 있 다 . 즉 , 제 1 포토레지스트 패턴 ( 741 ) 의 선폭 ( d 4 ) 에 대해 제 1 게이트 ( 731 ) 의 선폭 ( d 6 ) 이 줄어드 는 정도 는 제 2 포토레지스트 패턴 ( 743 ) 의 선폭 ( d 5 ) 에 대해 제 2 게이트 ( 733 ) 의 선폭 ( d 7 ) 이 줄어드 는 정도 는 더 작 을 수 있 다 . 그럼에도 불구 하 고 , 이러 한 식각 바이어스 들 의 차이 는 OPC 과정 이전 에 도 6 에 제시 된 바 와 같이 선폭 재 조정 을 통해 반영 되 었 으므로 , 실제 형성 되 는 제 1 게이트 ( 731 ) 및 제 2 게이트 ( 733 ) 의 선폭 들 ( d 6 , d 7 ) 은 각각 목표 한 선폭 ( CD ) 에 부합 될 수 있 다 . 예컨대 , 목표 레이아웃 설계 시 제 1 및 제 2 게이트 ( 도 3 의 310 , 330 ) 가 대등 한 선폭 ( 301 , 303 ) 크기 로 설정 된 경우 , 실제 형성 되 는 제 2 게이트 ( 731 , 733 ) 의 선폭 들 ( d 6 , d 7 ) 은 대등 한 크기 를 가지 게 된다 .