계속 해서 , 도 5 t 에 나타낸 바 와 같이 레지스 트 패턴 ( 99 ) 을 제거 하 고 회복 어닐링 을 행한다 . 이 회복 어닐링 에서 는 , 예 를 들 면 종 형로 를 사용 하 여 반도체 기판 ( 1 ) 의 온도 를 500 ℃ 로 하 고 , 처리 시간 을 60 분 간 으로 하 고 , 산소 가스 의 공급량 을 20 l ( liter ) / 분 으로 한다 . 다음 , 전체 면 에 예 를 들 면 PVD 법 에 의해 두께 가 70 nm 정도 인 배리어 메탈 막 ( 미 도시 ) 를 형성 하 고 , 그 위 에 예 를 들 면 CVD 법 에 의해 두께 가 800 nm 정도 인 텅스텐 막 ( 미 도시 ) 을 형성 한다 . 배리 어 메탈 막 의 형성 에서 는 예 를 들 면 두께 가 20 nm 정도 인 티 탄막 을 형성 한 후 , 두께 가 50 nm 정도 인 티탄 질화 막 을 형성 한다 . 그리고 , 텅스텐 막 및 배리어 메탈 막 을 실리콘 산질 화 막 ( 68 ) 이 노출 될 때 까지 , 예 를 들 면 CMP 법 에 의해 연마 한다 . 그 결과 , 콘택트 홀 ( 69 t ) 내 에 콘택트 플러그 ( 70 t ) 가 형성 된다 . 본 실시 예 에서 는 콘택트 플러그 ( 70 t ) 로 도전 플러그 가 구성 되 어 있 다 .