한편 , 제 1 NMOS 트랜지스터 ( 51 ) 및 제 3 NMOS 트랜지스터 ( 53 ) 는 컬럼 선택 신호 ( ColSel ) 와 프리 차지 신호 ( PREB ) 에 응답 하 여 제어 되 고 , 제 2 NMOS 트랜지스터 ( 52 ) 및 제 4 NMOS 트랜지스터 ( 54 ) 는 쓰 기 인 에 이 블 신호 ( WriteEn ) 에 응답 하 여 제어 되 도록 구성 되 어 있 다 . 또한 , 두 메모리 버스 라인 ( Memory Bus M 및 Memory Bus P ) 의 전압 차 를 형성 하 기 위해서 는 제 2 NMOS 트랜지스터 ( 52 ) 및 제 4 NMOS 트랜지스터 ( 54 ) 의 게이트 에 각각 위상 이 반대 인 입력 신호 ( In ) 를 인가 하 여야 하 는데 , 본 발명 의 바람직 한 실시 예 에서 는 각 셀 에 제 1 및 제 2 인버터 ( INV 1 및 INV 2 ) 를 구비 하 였 다 . 따라서 , 입력 신호 ( In ) 는 쓰 기 인 에 이 블 신호 ( WriteEn ) 에 응답 하 는 스위치 ( S 1 ) 에 의해 제 1 인버터 ( INV 1 ) 로 입력 되 고 , 제 1 인버터 ( INV 1 ) 의 출력 신호 는 상기 제 2 NMOS 트랜지스터 ( 52 ) 의 게이트 에 인가 되 게 된다 . 제 2 인버터 ( INV 2 ) 는 상기 제 1 인버터 ( INV 1 ) 의 출력 신호 를 입력 받 아 반전 시켜 , 반전 된 출력 전압 을 제 4 NMOS 트랜지스터 ( 54 ) 의 게이트 에 인가 되 게 된다 . 상기 쓰 기 인 에 이 블 신호 ( WriteEn ) 가 입력 되 지 않 은 상태 에서 상기 제 1 및 제 2 인버터 ( INV 1 및 INV 2 ) 가 래치 회로 를 구성 하 도록 쓰 기 인 에 이블 바 신호 ( WriteEnb : 액티브 시 로우 상태 ) 에 응답 하 는 스위치 ( S 2 ) 가 구비 되 어 있 다 .