이어서 , 도 4 j 에 도시 한 바 와 같이 , 상기 제 1 및 제 2 PR 패턴 ( 570 , 571 ) 을 마스크 로 하 여 , 제 2 금속 막 ( 560 ) 을 패 터닝 함 으로써 , 제 2 금속 막 ( 560 ) 의 일부 를 노출 시킨다 . 즉 , 상기 게이트 전극 ( 503 ) 과 대응 하 는 반도체 막 ( 540 ) 의 상부 의 제 2 금속 막 ( 560 ) 즉 , 상기 관통 홀 ( 573 ) 에 의해서 노출 되 는 제 2 금속 막 ( 560 ) 을 제거 한다 .