도 2 를 참조 하 면 , 상기 소자 분리 트렌치 ( 9 ) 를 매립 하 도록 화학 기상 증착 ( CVD ) 방법 으로 산화 막 을 증착 하 고 , 에치 백 또는 화학 기계 적 연마 ( CMP ) 공정 으로 상기 산화 막 을 상기 최 상부 의 채널 층 ( 5 b ) 표면 이 노출 될 때 까지 평탄 화 시킴 으로써 NMOS 및 PMOS 활성 영역 을 정의 하 는 소자 분리 막 ( 11 ) 을 형성 한다 . 이어서 상기 소자 분리 용 마스크 층 ( 7 ) 을 제거 하 고 , NMOS 영역 과 PMOS 영역 의 상기 채널 층 ( 5 ) 상 에 제 1 식각 저 지막 ( 13 ) 을 형성 하 고 상기 제 1 식각 저 지막 ( 13 ) 상 에 더미 게이트 패턴 ( 15 n , 15 p ) 을 형성 한다 . 상기 더미 게이트 패턴 ( 15 n , 15 p ) 은 상기 제 1 식각 저 지막 ( 13 ) 상 에 더미 게이트 층 을 증착 하 고 사진 식각 공정 으로 건식 식각 하 여 형성 한다 . 상기 더미 게이트 패턴 ( 15 n , 15 p ) 은 활성 영역 및 그 양측 의 소자 분리 막 ( 11 ) 을 교차 하 도록 형성 된다 . 예 를 들 어 더미 게이트 패턴 ( 15 n , 15 p ) 은 도면 의 지면 을 대략 수직 으로 관통 하 는 방향 으로 신장 한다 .