도 3 c 에 도시 한 바 와 같이 , 상기 반도체 층 ( 33 ) 을 포함 하 는 모기 판 ( 10 ) 의 어레이 기판 영역 ( X 1 ) 에 데이터 라인 , 소오 스 / 드레 인 전극 ( 35 a , 35 b ) 및 데이터 패드 를 형성 하 고 , 더미 영역 ( X 2 ) , 구체 적 으로 는 상기 모 기판 ( 10 ) 의 테두리 영역 에 제 2 정전기 패턴 라인 ( 37 ) 을 형성 한다 .