연산 증폭 회로 ( 203 _ 1 ) 가 갖 는 트랜지스터 ( 211 _ 1 ) 의 게이트 단자 에 는 FN 1 의 전위 가 인가 된다 . 그리고 , 트랜지스터 ( 211 _ 1 ) 에 는 게이트 단자 의 전위 FN 1 과 소스 단자 의 전위 의 차이 에 상당 하 는 전류 가 드레 인 단자 로부터 소스 단자 에 흐른다 . 트랜지스터 ( 213 _ 1 ) 와 트랜지스터 ( 211 _ 1 ) 은 정전 류 원 ( 222 _ 1 ) 을 통해 전원 선 ( 242 _ 1 ) 과 GND 에 접속 되 어 있 으므로 , 트랜지스터 ( 211 _ 1 ) 의 드레 인 단자 로부터 소스 단자 에 흐르 는 전류 와 트랜지스터 ( 213 _ 1 ) 의 소스 단자 로부터 드레 인 단자 로 흐르 는 전류 는 동일 해진다 .