도 11 은 DAC 출력 과 교류 경로 간 의 전압 차 를 줄이 는 효과 를 나타낸다 . 이러 한 전압 차 가 작 으면 , 과도 전압 이 작아지 고 안정 화 는 더 신속 해진다 . 본 실시 예 들 에서 , 이 는 회로 가 전류 검출 을 위해 보다 적 은 블 랭킹 시간 ( blanking time ) 을 사용 할 수 있 게 한다 . 본 명세서 에서 사용 된 바 와 같이 , " "" 블 랭킹 시간 "" 은 전류 값 의 변화 가 검출 될 때 에 기준 전압 이 목표 값 으로 안정 화 되 기 전 의 한정 된 시간 량 을 지칭 한다 . 블 랭킹 시간 동안 ", 센서 출력 은 거짓 트리 거링 ( false triggering ) 을 방지 하 도록 비활성 화 될 수 있 다 . 보다 높 은 레벨 에서 , 이 는 보다 정확 한 전류 검출 및 최종 파형 의 보다 낮 은 출력 왜곡 을 가능 하 게 한다 .