바람직 한 실시 예 에서 , 상기 출력 차동 클록 신호 들 사이 의 미스 매치 를 보정 하 는 단계 는 상기 전압 제어 지연선 에서 발생 되 어 상기 버퍼 단 을 통과 한 상기 차동 클록 신호 들 을 딜레이 셀 에 의해 지연 시킨 후 , 상기 딜레이 셀 을 통과 한 상기 차동 출력 클 록 들 의 시간 차 에 상응 하 게 제어 전압 을 조절 하 고 , 상기 조절 된 제어 전압 에 따라 상기 딜레이 셀 의 지연 량 을 조절 함 으로써 상기 전압 제어 지연선 에서 발생 되 는 미스 매치 를 보정 하 는 것 을 특징 으로 한다 .