본 발명 은 STI 공정 시 고밀 도 플 라즈 마산 화 막 공정 시 질화 막 및 폴리 실리콘 의 탑 어택 을 방지 하 고 , 또한 게이트 식각 시 주변 회로 영역 의 터널 산화 막 과 활성 영역 이 어택 받 는 것 을 방지 할 수 있 는 플래시 메모리 소자 의 제조 방법 을 제공 하 기 위한 것 으로 , 본 발명 은 소자 분리 를 위한 트렌치 를 형성 하 는 단계 , 측벽 산화 막 과 라이너 질화 막 을 형성 하 는 단계 , 라이너 질화 막 상 에 절 연막 형성 및 화학 적 기계 적 연마 를 통해 필드 산화 막 을 형성 하 는 단계 , 상기 주변 회로 영역 을 덮 고 상기 셀 영역 은 오픈 시키 는 마스크 를 형성 하 는 단계 , 제 1 세정 공정 을 진행 하 여 상기 셀 영역 의 필드 산화 막 의 일부 손실 , 마스크 제거 및 파티클 제거 를 동시 에 수행 하 는 단계 , 상기 질화 막 을 스트립 하 는 단계 , 제 2 세정 공정 을 진행 하 여 상기 셀 영역 과 상기 주변 회로 영역 에서 의 필드 산화 막 의 최종 EFH 를 제어 하 는 단계 , 및 상기 제 2 세정 공정 이 완료 된 구조물 상부 에 유전 막 과 제 2 폴리 실리콘 막 으로 된 컨크 롤 게이트 를 차례 로 형성 하 는 단계 를 포함 하 고 , 상술 한 본 발명 은 라이너 질화 막 을 도입 하 여 고밀 도 플 라즈 마산 화 막 공정 진행시 측벽 의 어택 을 방지 할 수 있 으며 , 또한 PCL M / K 공정 및 OBN 공정 을 도입 하 므로써 셀 영역 과 주변 회로 영역 의 EFH 를 각각 제어 할 수 있 는 효과 가 있 다 .