도 7 을 참조 하 면 , 반도체 소자 의 제 7 실시 예 가 도시 되 었 다 . 본 실시 예 에서 , 패 시베이 션 층 ( 46 ) 은 웨이퍼 ( 28 ) 상 에 존재 하 지 않 는다 . 패 시베이 션 층 ( 46 ) 은 제거 되 었 거나 또는 웨이퍼 ( 28 ) 제조 과정 에서 인가 되 지 않 는다 . 도전 층 ( 92 ) 이 도전 층 ( 44 ) 상 에 증착 된다 . 도전 층 ( 92 ) 은 , 도전 층 ( 44 ) 에 형성 된 솔 더 범프 접속 위치 를 한정 하 고 도전 층 ( 44 ) 의 부품 들 ( 48 , 52 , 58 , 64 ) 에 의 접속 을 위해 범프 들 ( 50 , 54 , 60 , 66 ) 의 형성 을 용이 하 게 하 도록 패턴 화 된다 . 도 7 에서 , 도전 층 ( 92 ) 은 솔 더 범프 들 ( 50 , 54 , 60 , 66 ) 에 대한 솔 더 범프 접속 위치 의 주변 을 한정 하 도록 패턴 화 되 고 증착 된다 . 도시 되 지 는 않 았 지만 , 도전 층 ( 92 ) 은 또한 웨이퍼 의 백사이드 상 의 , 예 를 들 면 , UBM 층 들 ( 70 ) 위 의 솔 더 범프 접속 점 들 을 한정 한다 ( 도 2 d 에 도시 됨 ) .