도 6 에 의하 면 시점 t 6 에서 제 1 클럭 신호 ( clk ) 와 첫 번 째 단의 시프트 레지스터 의 제 1 구 동부 에 입력 되 는 개시 신호 ( flmup ) 가 동기 되 어 로우 레벨로 전달 된 후 , 제 2 클럭 신호 ( clkb ) 의 로우 레벨 의 전달 시점 인 시점 t 7 에 첫 번 째 단의 출력 신호 ( OUT [ 1 ] ) 가 하이 상태 로 변한다 . 다음 으로 시점 t 9 에서 제 2 클럭 신호 ( clkb ) 와 첫 번 째 단의 시프트 레지스터 의 제 2 구 동부 에 입력 되 는 다른 개시 신호 ( flmdn ) 가 동기 되 어 로우 레벨로 전달 된 후 , 제 1 클럭 신호 ( clk ) 의 로우 레벨 의 전달 시점 인 시점 t 10 에서 첫 번 째 단의 출력 신호 ( OUT [ 1 ] ) 가 로우 상태 로 변한다 .