도 3 은 본 발명 의 다수 의 실시 예 에 따라 메모리 디바이스 내 데이터 이동의 회로 를 도시 하 는 개략 도 이 다 . 도 3 은 상보 적 감지 라인 , 가령 , 디 지트 라인 ( 305 - 1 및 305 - 2 ) 의 각각 의 쌍 에 각각 연결 될 수 있 는 8 개 의 감지 증폭기 , 가령 , ( 306 - 0 , 306 - 1 , ..., 306 - 7 ) 로 나타나 는 감지 증폭기 0 , 1 , ..., 7 를 도시 한다 . 도 3 은 각자 의 감지 증폭기 , 가령 , 각자 의 패스 게이트 ( 307 - 1 및 307 - 2 ) 및 디 지트 라인 ( 305 - 1 및 305 - 2 ) 을 통해 감지 증폭기 0 ( 306 - 0 ) 에 각각 연결 된 도시 된 8 개 의 계산 구성 요소 , 가령 , 계산 구성 요소 0 , 1 , ..., 7 ( 331 - 0 , 331 - 1 , ..., 331 - 7 ) 를 도시 한다 . 예 를 들 어 , 패스 게이트 는 도 2 에 나타난 바 와 같이 연결 될 수 있 고 , 동작 선택 신호 , 패스 ( Pass ) 에 의해 제어 될 수 있 다 . 선택 로직 의 출력 은 패스 게이트 ( 307 - 1 및 307 - 2 ) 및 디 지트 라인 ( 305 - 1 및 305 - 2 ) 의 게이트 에 연결 될 수 있 다 . 감지 증폭기 및 계산 구성 요소 의 대응 하 는 쌍이 ( 350 - 0 , 350 - 1 , ..., 350 - 7 ) 로 지시 되 는 감지 회로 의 형성 에 기여 할 수 있 다 .