일반 적 으로 DDR SDRAM ( Double Data Rate Synchronous DRAM ) 을 비롯 한 반도체 메모리 소자 의 경우 외부 클럭 을 입력 받 아 여러 가지 동작 타이밍 을 맞추 기 위한 레퍼런스 ( reference ) 로 사용 하 고 있 다 . 하지만 , 외부 클럭 은 내부 회로 의 클럭 / 데이터 경로 의 지연 에 의한 클럭 스큐 ( clock skew ) 가 발생 할 수 있 으며 , 이것 을 보상 해 주 기 위하 여 반도체 메모리 소자 내부 에 는 클럭 동기 회로 가 구비 되 어 있 다 . 이러 한 클럭 동기 회로 에 는 위상 고정 루프 ( PLL : Phase Locked Loop ) 와 지연 고정 루프 ( DLL : Delay Locked Loop ) 가 있 으며 , 반도체 메모리 소자 는 클럭 동기 회로 에서 출력 되 는 내부 클럭 ( CLK _ INN ) 을 이용 하 여 외부 장치 들 과 의 여러 가지 신호 전송 을 수행 한다 .