도 1 내지 도 4 를 참조 하 면 , 본 발명 의 몇몇 실시 예 에 따른 반도체 장치 는 기판 ( 100 ) , 소자 분리 막 ( 105 ) , 제 1 하부 패턴 ( 101 ) , 제 2 하부 패턴 ( 102 ) , 제 1 내지 제 6 나노 와이어 ( 111 , 112 , 113 , 114 , 115 , 116 ) , 제 1 게이트 구 조체 ( 120 ) , 제 2 게이트 구 조체 ( 130 ) , 제 1 내지 제 4 핀 - 컷 게이트 구 조체 ( 120 _ 1 , 120 _ 2 , 130 _ 1 , 130 _ 2 ) , 제 1 소오 스 / 드레 인 영역 ( 151 ) , 제 2 소오 스 / 드레 인 영역 ( 152 ) , 제 1 층간 절 연막 ( 162 ) , 제 2 층간 절 연막 ( 170 ) , 제 1 소오 스 / 드레 인 컨 택 ( 181 ) , 제 2 소오 스 / 드레 인 컨 택 ( 182 ) , 제 1 실리사이드 막 ( 191 ) 및 제 2 실리사이드 막 ( 192 ) 을 포함 한다 .