일 실시 예 에서 , 반도체 칩 ( 101 ) 의 제 1 면 ( 121 ) 상 에 제 1 절연 층 ( 103 ) 을 도포 하 는 단계 ( S 301 ) , 제 1 절연 층 ( 103 ) 을 스 탬핑 ( stamping ) 하 여 제 1 비아 홀 ( H 1 ) 및 재 배선 패턴 ( P 1 ) 을 형성 하 는 단계 ( S 302 ) , 제 1 비아 홀 ( H 1 ) 을 식각 하 는 단계 ( S 303 ) , 제 1 도전 성 비아 ( 104 ) 및 재 배선 층 ( 105 ) 을 형성 하 는 단계 ( S 304 ) , 제 1 전도성 소재 ( M 1 ) 를 식각 하 는 단계 ( S 305 ) , 및 제 1 절연 층 ( 103 ) 상 에 제 2 절연 층 ( 106 ) 을 도포 하 는 단계 ( S 306 ) , 제 2 절연 층 ( 103 ) 을 스 탬핑 하 여 제 2 비아 홀 ( H 2 ) 을 형성 하 는 단계 ( S 307 ) , 제 2 비아 홀 ( H 2 ) 을 식각 하 는 단계 ( S 308 ) , 제 2 도전 성 비아 ( 107 ) 를 형성 하 는 단계 ( S 309 ) , 및 제 2 전도성 소재 ( M 2 ) 를 식각 하 는 단계 ( S 310 ) 는 도 3 내지 도 23 을 참조 하 여 설명 한 기술 적 사상 과 실질 적 으로 동일 하 므로 자세 한 내용 은 생략 한다 .