더 나아가 , 여기 에서 는 , 트랜지스터 ( 31 ) 의 소스 및 드레 인 중 한쪽 ( 제 1 노드 ) 는 , 플립플롭 ( 30 ) 에 포함 되 는 논리 게이트 를 구성 하 는 트랜지스터 를 통하 여 고 전원 전위 ( VDD ) 를 공급 하 는 배선 또는 저 전원 전위 ( VSS ) 를 공급 하 는 배선 에 전기 적 으로 접속 되 는 것 이 가능 하 며 , 트랜지스터 ( 31 ) 의 소스 및 드레 인 의 다른 한 쪽 및 용량 소자 ( 32 ) 의 한쪽 의 전극 ( 제 2 노드 ) 은 이 들 배선 에 전기 적 으로 접속 되 는 것 이 불 가능 한 것 으로 한다 . 예 를 들 어 , 전자 는 적어도 플립플롭 ( 30 ) 에 포함 되 는 논리 게이트 를 구성 하 는 복수 의 트랜지스터 중 어느 하나 의 소스 또는 드레 인 에 전기 적 으로 접속 되 도록 설계 하 고 , 후자 는 상기 복수 의 트랜지스터 의 소스 및 드레 인 의 모두 에 전기 적 으로 접속 되 지 않 고 , 또한 적어도 상기 복수 의 트랜지스터 중 어느 하나 의 게이트 에 전기 적 으로 접속 되 도록 설계 하 면 좋 다 . 즉 , 도 1 ( C ) 에 도시 하 는 순서 회로 ( 21 ＿ x ) 에 있 어서 는 트랜지스터 ( 31 ) 가 오프 상태 가 되 는 것 에 의해 , 트랜지스터 ( 31 ) 의 소스 및 드레 인 의 다른 한 쪽 및 용량 소자 ( 32 ) 의 한쪽 의 전극 이 전기 적 으로 접속 된 노드 ( 제 2 노드 ) 를 부유 상태 로 할 수 있 다 .