지연 라인 부 ( 120 ) 에서 출력 된 출력 클럭 ( CLKOUT ) 는 보상 지연 부 ( 130 ) 의 제 1 단위 지연 부 ( 131 ) 에 입력 되 어 캐 패 시터 용량 만큼 의 지연 시간 을 갖 고 제 2 단위 지연 부 ( 132 ) 로 출력 되 고 제 2 단위 지연 부 ( 132 ) 의 캐 패 시터 용량 만큼 다시 지연 시간 을 갖 는다 . 이러 한 방식 으로 제 1 단위 지연 부 ( 131 ) 내지 제 4 단위 지연 부 ( 134 ) 및 미세 조정부 ( 135 ) 의 캐 패 시터 를 거치 면서 설정 된 시간 ( d 1 + d 2 ) 만큼 지연 된다 . 지연 시간 은 단위 지연 부 의 갯 수 를 조정 하 여 설정 할 수 있 다 . 이때 반도체 메모리 소자 의 PVT 특성 에 따라 지연 시간 이 변동 될 수 있 다 . 만약 PVT 의 변동 에 따라 반도체 소자 의 전압 이 상승 하 여 버퍼 의 구동 속도 가 증가 하 여 실제 지연 시간 ( d 1 + d 2 ) 이 설정 치 보다 짧 아 지 게 되 고 , 전압 검출기 ( 136 ) 에서 로우 레벨 의 제어 신호 ( cs ) 가 출력 된다 . 로우 레벨 의 제어 신호 ( cs ) 에 의해 미세 조정부 ( 135 ) 의 트랜지스터 ( NMOS 트랜지스터 ) 는 턴 오프 되 어 보상 지연 부 ( 130 ) 의 지연 시간 은 미세 조정부 ( 135 ) 의 지연 시간 만큼 빠진 지연 시간 을 갖 고 출력 된다 . 즉 도 6 의 B ' 영역 의 곡선 이 좌측 으로 이동 하 게 된다 .