도 1 a 내지 1 f 는 본 발명 의 실시 예 에 따른 처리 방법 을 단면도 들 을 통해 개략 적 으로 도시 한다 . 도 1 에 도시 된 예시 적 인 평탄 화 된 기판 ( 100 ) 은 반도체 디바이스 에서 공통 적 으로 발견 되 는 다양 한 물질 층 을 함유 하 지만 , 본 발명 의 실시 예 는 더 간단 하 거나 더 진보 된 반도체 디바이스 에 적용 될 수 있 다 . 평탄 화 된 기판 ( 100 ) 은 산화물 층 ( 102 ) ( 예컨대 , SiO 2 ) , 질화물 층 ( 104 ) ( 예컨대 , SiN ) , 게이트 접촉 층 ( 106 ) , 캡 층 ( 108 ) ( 예컨대 , SiN 또는 SiCN ) , 소스 / 드레 인 층 ( 112 ) ( 예컨대 , Si 또는 SiC ) , 노출 된 유전체 층 표면 ( 120 ) 을 갖 는 유전체 층 ( 110 ) ( 예컨대 , SiO 2 ) , 노출 된 금속 함유 표면 ( 124 ) 을 갖 는 금속 함유 층 ( 114 ) ( 예컨대 , 트렌치 실리사이드 층 : CoSi 2 , NiSi , 또는 MoSi 2 ) 을 함유 한다 . 예 시 적 인 평탄 화 된 기판 ( 100 ) 에서 , 금속 함유 층 ( 114 ) 은 콘 택 영역 의 일부 일 수 있 고 , 게이트 산화물 층 ( 116 ) 은 추가 적 인 처리 동안 에 콘 택 대 게이트 단락 되 기 쉬운 게이트 영역 의 일부분 일 수 있 다 . 평탄 화 된 기판 ( 100 ) 은 화학 기계 적 폴리 싱 ( chemical mechanical polishing ; CMP ) 프로세스 를 사용 해 준비 될 수 있 다 .