먼저 , 기판 ( 50 ) 에 소자 분리 막 ( 30 ) 을 형성 하 여 활성 영역 을 정의 하 고 , 셀 영역 에 정의 된 활성 영역 에 리세 스 를 형성 하 고 , 리세 스 가 형성 된 기판 ( 50 ) 상 에 게이트 산화 막 ( 31 A ) , 폴리 실리콘 막 ( 31 B ) , 금속 실리사이드 막 ( 31 C ) , 게이트 하드 마스크 ( 31 D ) 가 적층 된 구조 의 워드 라인 ( 31 ) 을 형성 한다 . 이 어 , 워드 라인 ( 31 ) 측벽 에 워 드라인 스 페이서 ( 32 ) 를 형성 한 다음 , 워드 라인 ( 31 ) 을 포함 하 는 전면 에 절 연막 ( 33 ) 을 형성 하 고 , 식각 하 여 트렌치 ( 미 도시 ) 를 형성 한다 . 이 어 , 트렌치 내부 에 폴리 실리콘 막 을 매립 하 여 랜딩 플러그 ( 34 ) 를 형성 한다 . 그 다음 , 워드 라인 ( 31 ) , 절 연막 ( 33 ) 및 랜딩 플러그 ( 34 ) 상부 에 절 연막 ( 35 ) 을 형성 하 고 , 일부 랜딩 플러그 ( 34 ) 상부 가 노출 되 도록 절 연막 ( 35 ) 을 식각 하 여 비트 라인 콘 택 홀 ( 미 도시 ) 을 형성 한다 . 비트 라인 콘 택 홀 내부 에 배리 어 금속 막 ( 36 A ) 및 비트 라인 금속 막 ( 36 B ) 및 비트 라인 하드 마스크 막 ( 36 C ) 을 적층 형성 하 고 패 터닝 하 여 랜딩 플러그 ( 35 ) 에 연결 된 비트 라인 ( 36 ) 을 형성 한다 . 이때 , 비트 라인 ( 36 ) 과 워드 라인 ( 31 ) 은 서로 교차 하 는 방향 으로 배열 된다 . 이어서 , 비트 라인 ( 36 ) 의 측벽 에 비트 라인 스 페이서 ( 37 ) 를 형성 하 고 , 셀 영역 및 퓨즈 박스 영역 에 절 연막 ( 38 ) 을 형성 한다 . 그 다음 , SAC ( Self Aligned Contact ) 공정 으로 절 연막 들 ( 38 , 35 ) 을 식각 하 여 비트 라인 ( 36 ) 과 연결 되 지 않 은 나머지 랜딩 플러그 ( 34 ) 를 노출 시키 는 스토리지 노드 콘 택 홀 ( 미 도시 ) 을 형성 한다 . 스토리지 노드 콘 택 홀 의 측벽 에 스 페이서 ( 39 ) 를 형성 하 고 , 스토리지 노드 콘 택 홀 에 도전 막 을 매립 하 여 스토리지 노드 콘 택 ( 40 ) 이 형성 된다 .