다음 으로 , 도 9 에 도시 된 바 와 같이 , 스 트레 서 층 ( 64 ) 이 실리사이드 영역 들 ( 58 , 60 , 62 ) 위 에 증착 될 수 있 다 . 스 트레 서 층 ( 64 ) 은 실리사이드 영역 들 ( 58 , 60 , 62 ) 의 높 은 안정 성 때문 에 , 기존 에 가능 했 던 것 보다 더 높 은 온도 에서 증착 될 수 있 다 . 일 실시 예 에서 , 스 트레 서 층 ( 64 ) 은 적어도 550 ℃ 의 온도 에서 증착 될 수 있 다 . 스 트레 서 층 ( 64 ) 은 화학 기상 증착 또는 플 라즈 마 강화 화학 기상 증착 을 이용 하 여 증착 될 수 있 다 . 스 트레 서 층 ( 64 ) 은 300 Å 내지 800 Å 의 두께 를 가질 수 있 다 . 스 트레 서 층 ( 64 ) 에 의해 반도체 디바이스 ( 10 ) 의 채널 영역 내 에 생성 되 는 높 은 스트레스 때문 에 , 높 은 구동 전류 들 이 달성 될 수 있 다 . 스 트레 서 층 ( 64 ) 은 반도체 디바이스 ( 10 ) 의 채널 영역 내 에 장력 스트레스 를 생성 하 거나 , 스 트레 서 층 ( 64 ) 은 반도체 디바이스 ( 10 ) 의 채널 영역 내 에 압력 스트레스 를 생성 할 수 있 다 . 일 실시 예 에서 , 스 트레 서 층 ( 64 ) 은 이중 - 에칭 정지 층 일 수 있 으며 , 이 에 따라서 p - MOS 트랜지스터 의 채널 영역 내 에 압력 스트레스 를 생성 하 고 n - MOS 트랜지스터 의 채널 영역 내 에 장력 스트레스 를 생성 할 수 있 다 . 더 기술 되 지 는 않 지만 , 스 트레 서 층 ( 64 ) 을 증착 한 후 , 부가 적 인 단계 들 , 가령 , 컨 택트 형성 이 수행 될 수 있 다 .