즉 , 상기 제 1 게이트 라인 ( GL 1 ) 과 상기 제 1 데이터 라인 ( DL 1 ) 에 제 1 및 제 2 박막 트랜지스터 ( TFT - 1 , TFT - 2 ) 가 연결 되 고 , 상기 제 2 게이트 라인 ( GL 2 ) 과 상기 제 2 데이터 라인 ( DL 2 ) 에 제 1 및 제 2 박막 트랜지스터 ( TFT - 1 , TFT - 2 ) 가 연결 되 며 , 상기 제 3 게이트 라인 ( GL 3 ) 과 상기 제 3 데이터 라인 ( DL 3 ) 에 제 1 및 제 2 박막 트랜지스터 ( TFT - 1 , TFT - 2 ) 가 연결 된다 .