상기 스트로브 분배 기 ( 140 ) 는 상기 내부 스트로브 신호 ( ODQS ) 의 라이징 에지 ( rising edge ) 에 동기 하 여 , 상기 스트로브 신호 들 ( DQSRP 1 , DQSRP 2 ) 을 발생 하 고 , 상기 내부 스트로브 신호 ( ODQS ) 의 폴링 에지 ( falling edge ) 에 동기 하 여 , 상기 스트로브 신호 들 ( DQSFP 1 , DQSFP 2 ) 을 발생 한다 . 바람직 하 게 , 상기 스트로브 신호 ( DQSRP 1 ) 의 위상 은 상기 스트로브 신호 ( DQSFP 1 ) 의 위상 보다 더 빠르 고 , 상기 스트로브 신호 ( DQSFP 1 ) 의 위상 은 상기 스트로브 신호 ( DQSRP 2 ) 의 위상 보다 더 빠르 다 . 또 , 상기 스트로브 신호 ( DQSRP 2 ) 의 위상 은 상기 스트로브 신호 ( DQSFP 2 ) 의 위상 보다 더 빠르 다 . 도 4 를 참고 하 여 , 상기 스트로브 분배 기 ( 140 ) 의 구성 및 구체 적 인 동작 을 좀 더 상세히 설명 한다 . 상기 스트로브 분배 기 ( 140 ) 는 토글 ( toggle ) 회로 ( 141 ) 와 쉬프 트 회로 들 ( 142 , 143 ) 을 포함 한다 . 상기 토글 회로 ( 141 ) 는 상기 내부 스트로브 신호 ( ODQS ) 가 토글 할 때 , 상기 내부 스트로브 신호 ( ODQS ) 에 응답 하 여 , 상기 스트로브 신호 ( DQSRP 1 ) 를 발생 한다 . 상기 토글 회로 ( 141 ) 는 D 플립플롭 들 ( DFF 1 , DFF 2 ) 을 포 함 한다 . 상기 D 플립플롭 ( DFF 1 ) 의 클록 입력 단자 에 는 상기 내부 스트로브 신호 ( ODQS ) 의 반전 된 신호 가 입력 되 고 , 상기 D 플립플롭 ( DFF 1 ) 의 D 입력 단자 는 상기 D 플립플롭 ( DFF 2 ) 의 제 2 출력 단자 ( / Q ) 에 연결 된다 . 상기 D 플립플롭 ( DFF 1 ) 은 상기 내부 스트로브 신호 ( ODQS ) 의 반전 된 신호 가 토글 할 때 , 출력 신호 ( Q 1 ) 를 토글 시킨다 . 상기 D 플립플롭 ( DFF 2 ) 의 D 입력 단자 에 는 상기 출력 신호 ( Q 1 ) 가 입력 되 고 , 그 클록 입력 단자 에 는 상기 내부 스트로브 신호 ( ODQS ) 가 입력 된다 . 상기 D 플립플롭 ( DFF 2 ) 은 상기 내부 스트로브 신호 ( ODQS ) 가 토글 할 때 , 상기 출력 신호 ( Q 1 ) 에 응답 하 여 , 상기 스트로브 신호 ( DQSRP 1 ) 를 토글 시킨다 . 결과 적 으로 , 상기 내부 스트로브 신호 ( ODQS ) 가 토글 할 때 , 상기 D 플립플롭 들 ( DFF 1 , DFF 2 ) 에 의해 상기 스트로브 신호 ( DQSRP 1 ) 가 토글 한다 . 한편 , 상기 D 플립플롭 들 ( DFF 1 , DFF 2 ) 은 상기 입력 인 에 이 블 신호 ( DEN ) 에 응답 하 여 , 리셋 된다 . 좀 더 상세 하 게 는 상기 입력 인 에 이 블 신호 ( DEN ) 가 로직 하이 로 될 때 , 상기 D 플립플롭 들 ( DFF 1 , DFF 2 ) 이 리셋 되 어 , 상기 스트로브 신호 ( DQSRP 1 ) 를 로직 로우 상태 로 유지 한다 .