즉 , 본 발명 의 제 2 실시 예 는 도 9 와 같이 하부 배선 ( 120 ) 을 포함 하 는 씨 모스 회로 ( circuitry ) 를 기판 ( 110 ) 상 에 형성 하 고 , 상기 기판 ( 110 ) 상 에 제 1 전극 ( 140 ) , 진성 층 ( intrinsic layer ) ( 170 ) , 제 2 도전 형 전도 층 ( 180 ) , 제 2 전극 ( 190 ) 을 순차 적 으로 형성 한다 .