본 발명 은 상기 종래 기술 의 문제점 을 해결 하 기 위한 것 으로 , 셀 영역 과 주변 회로 부 영역 의 게이트 스 페이서 를 모두 질화 막 으로 형성 함 으로써 , 셀 영역 의 종래 특성 을 그대로 유지 하 면서 도 주변 회로 부 영역 의 트랜지스터 문턱 전압 특성 의 균 일도 를 증가 시킬 수 있 고 , 아울러 한 번 의 공정 으로 셀 영역 과 주변 회로 부 영역 의 비트 라인 콘 택 홀 의 형성 을 가능 하 게 할 수 있 는 반도체 소자 의 제조 방법 을 제공 하 는 것 을 목적 으로 한다 .