한편 , 반도체 소자 의 집적도 의 증가 로 게이트 의 컨트롤 능력 을 향상 시키 기 위하 여 게이트 산화 막 의 두께 를 감소 시킬 경우 에 는 게이트 사이 의 오버랩 지역 에서 전계 가 집중 하 고 이 로 인해 GIDL ( Gate Induced Drain Leakage ) 이 발생 한다 . 즉 , 워드 라인 과 비트 라인 사이 나 , 워드 라인 들 사이 에 브릿지 ( bridge ) 가 생 성 에 의하 여 , 게이트 전극 의 N 접합 오버랩 ( gate to N junction overlap ) 부위 가 증가 하 기 때문 에 게이트 전극 과 드레 인 영역 사이 의 직접 적 인 터널 링 에 의한 게이트 유발 드레 인 누설 ( Gate Induced Drain Leakage ; GIDL ) 전류 가 증가 되 고 있 다 . 이러 한 게이트 유발 드레 인 누설 ( GIDL ) 전류 는 리세 스 된 채널 을 갖 는 DRAM 장치 와 같 은 반도체 장치 를 크 게 열화 시키 는 문제 를 야기 한다 .