제 1 내지 제 4 서브 풀 업 어레이 부 ( 170 _ 1 ~ 170 _ 4 ) 는 각각 , 제 1 내지 제 4 서브 풀 업 제 어 신호 ( IOUT 0 < 6 : 0 >~ IOUT 3 < 6 : 0 >) 중 할당 된 신호 의 각 비트 를 게이트 로 입력 받 으며 전원 전압 ( VIN ) 단과 출력 노드 ( OUT _ ND ) 사이 에 병렬 연결 된 제 1 내지 제 7 풀 업 트랜지스터 를 포함 할 수 있 다 . 따라서 , 제 1 내지 제 4 서브 풀 업 어레이 부 ( 170 _ 1 ~ 170 _ 4 ) 는 각각 제 1 내지 제 4 서브 풀 업 제 어 신호 ( IOUT 0 < 6 : 0 >~ IOUT 3 < 6 : 0 >) 중 할당 된 ( assigned ) 신호 에 응답 하 여 턴 온 되 는 풀 업 트랜지스터 의 수 들 을 제어 할 수 있 다 . 바람직 하 게 는 , 제 1 내지 제 7 풀 업 트랜지스터 는 PMOS 트랜지스터 로 구현 될 수 있 다 .