도 5 를 참조 하 면 , 적색 엘이디 칩 을 포함 하 는 칩 온 캐리어 제작 공정 은 사파이어 기판 ( 10 R ) 과 상기 사파이어 기판 ( 10 R ) 상 에 본 딩 되 고 p 형 반도체 층 ( 12 R ) , 활성 층 ( 13 R ) 및 n 형 반도체 층 ( 14 R ) 을 포함 하 는 에 피층 을 포함 하 는 적색 엘이디 웨이퍼 ( WR ) 를 제작 하 는 엘이디 웨이퍼 제작 단계 ( S 11 - R ) 와 , p 형 반도체 층 노출 그루브 ( 120 R ) 에 제 1 영역 ( a 1 ) 과 제 2 영역 ( a 2 ) 으로 분리 된 다수 의 적색 발광 셀 ( CR ) 이 행렬 배열 로 형성 되 도록 상기 에 피층 을 패 터닝 하 는 웨이퍼 패 터닝 단계 ( S 12 - R ) 와 , 상기 제 1 영역 ( a 1 ) 에 는 n 형 반도체 층 ( 14 R ) 상 에서 n 형 반도체 층 ( 14 R ) 과 연결 되 는 n 형 전극 패드 ( 142 R ) 를 형성 하 고 제 2 영역 ( a 2 ) 에 는 , 절연 층 ( R ) 에 의해 n 형 반도체 층 ( 14 R ) 과 전기 적 으로 분리 된 채 p 형 반도체 층 노출 그루브 ( 120 R ) 로부터 이어진 배선 층 ( L ) 과 n 형 반도체 층 ( 14 R ) 위쪽 에서 접속 되 는 p 형 전극 패드 ( 122 R ) 를 형성 하 는 패드 형성 단계 ( S 13 - R ) 와 , 발광 셀 ( CR ) 단위 로 상기 적색 엘이디 웨이퍼 ( WR ) 를 분할 ( singulation ) 하 여 , 사파이어 기판 ( 10 R ) , 상기 사파이어 기판 상 에 본 딩 된 웨이퍼 층 , 그리고 , 상기 p 형 전극 패드 ( 122 R ) 및 n 형 전극 패드 ( 142 R ) 를 포함 하 는 다수 의 적색 엘이디 칩 ( 1 R ) 을 제작 하 는 칩 분할 단계 ( S 14 - R ) 와 , 다수 의 적색 엘이디 칩 ( 1 R ) 을 p 형 전극 패드 ( 122 R ) 와 n 형 전극 패드 ( 142 R ) 가 아래 로 향하 도록 뒤집 어 접착력 을 갖 는 칩 유지 부 ( 2 R ) 상 에 부착 하 되 , 그 다수 의 적색 엘이디 칩 ( 1 R ) 이 행렬 배열 을 이루 도록 하 는 , 칩 부착 단계 ( S 15 - R ) 를 포함 한다 .