도 17 은 본 발명 의 실시 예 들 에 따른 반도체 메모리 소자 의 단면도 이 다 . 설명 의 간소 화 를 위하 여 중복 된 구성 에 대한 설명 은 생략 될 수 있 다 . 셀 어레이 영역 ( CR ) 을 사이 에 두 고 제 1 주변 회로 영역 ( PR 1 ) 및 제 2 주변 회로 영역 ( PR 2 ) 이 배치 될 수 있 다 . 일 예 로 , 상기 제 1 주변 회로 영역 ( PR 1 ) 과 상기 제 2 주변 회로 영역 ( PR 2 ) 은 디코더 영역 들 일 수 있 다 . 상기 제 1 주변 회로 영역 ( PR 1 ) 에 제 1 주변 트랜지스터 ( PT 1 ) 가 제공 되 고 , 상기 제 2 주변 회로 영역 ( PR 2 ) 에 제 2 주변 트랜지스터 ( PT 2 ) 가 제공 될 수 있 다 . 상기 제 1 주변 트랜지스터 ( PT 1 ) 는 상부 배선 ( 57 ) 및 제 4 중간 배선 ( 49 ) 을 통하 여 상기 제 2 주변 트랜지스터 ( PT 2 ) 와 전기 적 으로 연결 될 수 있 다 . 상기 제 4 중간 배선 ( 49 ) 은 상기 셀 어레이 영역 ( CR ) 상 에 제공 되 고 복수 의 수직 구 조체 들 ( VS ) 과 오버랩 될 수 있 다 . 상기 제 4 중간 배선 ( 49 ) 은 제 2 비아 들 ( V 2 ) 을 통하 여 상기 상부 배선 ( 57 ) 과 연결 될 수 있 다 . 상기 상부 배선 ( 57 ) 은 상기 제 2 비아 들 ( V 2 ) , 상기 제 2 주변 패드 들 ( 47 ) , 제 1 비아 들 ( V 1 ) , 제 1 주변 패드 들 ( 37 ) 및 제 3 콘 택 들 ( CT 3 ) 을 통하 여 상기 제 1 주변 트랜지스터 ( PT 1 ) 및 상기 제 2 주변 트랜지스터 ( PT 2 ) 와 전기 적 으로 연결 될 수 있 다 .