도 7 은 기판 전위 , 즉 , 도 3 에서 보여진 것 과 같이 그리고 도 5 에서 보여진 것 과 같 은 핑거 배열 들 을 가지 는 종래 의 120 - 핑거 NMOSFET ESD 보호 회로 사이 의 8 . 9 V 의 드레 인 전압 에서 주어진 드레 인 전압 에 대한 바디 에서 의 전압 과 , 도 4 에서 보여진 것 과 같이 본 발명 에 따라 각각 의 핑거 의 바디 와 드레 인 사이 에 외부 전류 주입 소스 를 가지 며 도 5 에서 보여진 것 과 같 은 핑거 배열 들 을 갖 는 120 - 핑거 NMOSFET ESD 보호 회로 사이 의 8 . 9 V 의 드레 인 전압 에서 주어진 드레 인 전압 에 대한 바디 에서 의 전압 을 비교 하 는 시뮬레이션 의 결과 를 보여준다 . 본 발명 에 따른 회로 에서 각 외부 전류 소스 로부터 의 주입 전류 의 크기 는 기판 전위 와 실질 적 으로 매치 되 도록 조정 되 었 다 . 드레 인 전압 대 기판 전위 곡선 은 , 도 6 에서 보여진 것 과 같이 , 핑 거들 전체 에 걸쳐 유사 한 형태 를 가지 므로 , 기판 전위 가 적당 한 드레 인 전압 에 대해 실질 적 으로 매치 되 는 경우 , 트리거 전압 들 은 또한 핑 거들 전체 에 걸쳐 실질 적 으로 매치 된다 . 그러므로 , 외부 전류 주입 소스 들 의 사용 은 , 핑거 들 의 턴 온 조건 들 에 가까운 기판 전위 의 매칭 을 통해 트리거 전압 에서 의 편차 들 을 감소 시킬 수 있 다 . 상기 매치 된 트리거 전압 들 은 , 다수 의 핑거 들 의 균일 한 턴 온 을 가능 하 게 하 여 멀티 핑거 반도체 디바이스 의 전체 전류 통과 용량 을 이용 하 도록 한다 .