도 13 은 본 발명 의 실시 예 에 따른 활성 경계 퀼트 아키텍처 메모리 를 지원 하 는 메모리 부분 ( 1300 ) 의 예 를 예시 한다 . 도 13 은 명확 성 을 위해 기판 층 및 로우 라인 의 컴포넌트 만 을 도시 한다 . 예 를 들 어 , 메모리 타일 의 일부 는 명확 성 을 위해 생략 될 수 있 다 . 다른 예 에서 , 상이 한 데크 와 관련 된 로우 라인 은 메모리 디바이스 내 상이 한 높이 에 위치 될 수 있 다 . 이 와 같이 , 일부 예 들 에서 , 로우 라인 들 은 서로 중첩 되 거나 또는 서로 의 최 상부 위 에 적층 될 수 있 다 . 로우 라인 은 명확 성 을 목적 으로 2 차원 배열 로 오프셋 되 어 도시 된다 . 메모리 부분 ( 1300 ) 은 도면 들 9 , 10 및 도 12 를 참조 하 여 설명 된 메모리 부분 ( 905 , 1200 ) 의 일 예 일 수 있 다 . 메모리 부분 ( 1300 ) 는 추가 된 컬럼 라인 ( 1305 ) 을 갖 는 메모리 부분 ( 1200 ) 을 도시 한다 . 컬럼 라인 들 ( 1305 ) 은 도면 들 1 및 2 를 참조 하 여 설명 된 디 지트 라인 들 ( 115 ) 의 예 일 수 있 다 . 일부 경우 들 에서 , 컬럼 라인 들 ( 1305 ) 은 도면 들 1 및 도 2 를 참조 하 여 설명 된 디 지트 라인 들 ( 115 ) 의 예 일 수 있 다 . 워드 라인 및 비트 라인 또는 이 들 의 아날로그 에 대한 언급 은 이해 또는 동작 의 손실 없이 상호 교환 가능 하 다 . 컬럼 라인 들 ( 1305 ) 은 다수 의 메모리 셀 데크 들 에 결합 될 수 있 다 . 일부 경우 들 에서 , 컬럼 라인 들 ( 1305 ) 은 로우 라인 들 ( 예 를 들 어 , 도 7 을 참조 하 여 설명 된 로우 라인 들 ( 705 , 710 ) ) 사이 에 위치 될 수 있 다 . 예 를 들 어 , 컬럼 라인 ( 1305 ) 은 하나 의 로우 라인 ( 705 ) 위 에 위치 될 수 있 고 , 다른 로우 라인 ( 710 ) 은 도 7 에 단면도 ( 780 ) 로 도시 된 바 와 같이 컬럼 라인 ( 1305 ) 위 에 위치 될 수 있 다 . 컬럼 라인 들 ( 1305 ) 은 본 출원 에 설명 된 바 와 같이 메모리 타일 ( 코어 부분 또는 활성 경계 부분 내 에서 ) 내 의 컬럼 라인 디코더 들 에 결합 되 거나 관련 될 수 있 다 .