또한 , 본 예 에서 , 제 2 논리 비 교부 ( 32 - 1 ) 에 포함 되 는 제 5 ~ 제 8 논리 비교 회로 ( 40 - 5 ~ 8 ) 는 제 5 ~ 제 8 입력 단자 ( 30 - 5 ~ 8 ) 에 접속 하 므로 , 제 8 피 시험 메모리 ( 500 - 8 ) 에 할당 할 수 있 는 매치 검 출부 ( 16 ) 로서 기능 한다 . 따라서 , 제 2 논리 비 교부 ( 32 - 2 ) 에 포함 되 는 제 5 ~ 제 8 논리 비교 회로 ( 40 - 5 ~ 8 ) 는 제 8 피 시험 메모리 ( 500 - 8 ) 의 데이터 입출력 단자 ( DQ 0 ~ 3 ) 로부터 출력 되 는 스테이 터스 신호 를 수취 하 여 해당 스테이 터스 신호 가 레디 상태 로 됨 에 따라 매치 신호 를 출력 한다 .