상술 한 바 와 같이 본 발명 에 따르 면 , 반도체 칩 을 실장 하 는 제 1 회 로 기판 에 대향 하 는 접지 및 전원 배선 들 을 포함 하 는 제 2 회 로 기판 을 배치 하 고 , 상기 제 1 및 제 2 회 로 기판 들 을 전기 적 으로 접속 시킨다 . 종래 에 는 상기 반도체 칩 을 실장 하 는 회로 기판 의 면 상 에 모든 배선 들 을 배치 하 는 것 과 달리 , 신호 지연 을 요구 받 지 않 는 접지 및 전원 배선 들 은 상기 제 2 회 로 기판 을 사용 하 여 입체 적 으로 배치 시킬 수 있 다 . 그 결과 , 상기 배선 들 의 배치 면적 을 종래 에 비해 더 확보 할 수 있 다 . 따라서 , 상기 배선 들 을 자유 롭 게 배치 할 수 있 다 . 아울러 , 상기 배선 들 간 의 피치 도 증가 하 여 상기 배선 들 간 의 노이즈 의 발생 이 감소 될 수 있 다 . 또한 , 상기 제 2 회 로 기판 에 상기 접지 배선 들 을 다수 배치 시킴 으로써 외부 의 정전기 로 인하 여 발생 되 는 정전기 적 방전 ( electro static discharge ; ESD ) 을 억제 할 수 있 다 .