도 2 는 본 발명 의 실시 예 에 따른 반도체 소자 의 Z - RAM 을 나타내 는 단면도 로서 , 도시 된 바 와 같이 , 상기 반도체 소자 의 Z - RAM 은 실리콘 기판 ( 200 ) 과 매몰 절 연막 ( 210 ) 및 소오 스 / 드레 인 영역 ( Source / Drain ) 을 갖 으며 , 상기 매몰 절 연막 ( 210 ) 이 노출 되 도록 드레 인 영역 을 노출 시키 는 홀 ( H ) 이 구비 된 실리콘 층 ( 220 ) 으로 적층 된 SOI 기판 ( SOI ) 의 상기 홀 ( H ) 및 이 에 인접 한 실리콘 층 ( 220 ) 상 에 소자 분리 막 용 절 연막 ( 230 ) 및 에피 실리콘 층 ( 240 ) 이 적층 으로 형성 되 며 , 상기 에피 실리콘 층 ( 240 ) 을 포함 한 SOI 기판 ( SOI ) 상 에 게이트 ( 250 ) 가 형성 되 며 , 상기 게이트 ( 250 ) 측면 의 에피 실리콘 층 ( 240 ) 내 에 는 드레 인 영역 ( Drain ) 이 , 상기 게이트 ( 250 ) 측면 에 에피 실리콘 층 이 형성 되 지 않 은 실리콘 층 ( 220 ) 내 에 는 소오 스 영역 ( Source ) 이 형성 된 구조 를 갖 는다 .