적층 물 ( ST ) 은 교대 로 적층 된 도전 막 들 ( 12 ) 및 절 연막 들 ( 13 ) 을 포함 한다 . 여기 서 , 도전 막 들 ( 12 ) 은 메모리 셀 , 선택 트랜지스터 등 의 게이트 전극 일 수 있 으며 , 텅스텐 등 의 금속 을 포함 할 수 있 다 . 절 연막 들 ( 13 ) 은 적층 된 도전 막 들 ( 12 ) 을 상호 절연 시키 며 , 산화물 등 의 절연물 을 포함 할 수 있 다 . 예 를 들 어 , 최 상부 적어도 하나 의 도전 막 ( 12 ) 은 드레 인 선택 트랜지스터 의 게이트 전극 이 고 , 최 하부 적어도 하나 의 도전 막 ( 12 ) 은 소스 선택 트랜지스터 의 게이트 전극 이 고 , 나머지 도전 막 들 ( 12 ) 은 메모리 셀 의 게이트 전극 일 수 있 다 . 이러 한 경우 , 적어도 하나 의 소스 선택 트랜지스터 , 복수 의 메모리 셀 들 및 적어도 하나 의 드레 인 선택 트랜지스터 가 직렬 로 연결 되 어 , 수직 메모리 스트링 을 구성 할 수 있 다 . 또한 , 적어도 하나 의 드레 인 선택 트랜지스터 및 메모리 셀 들 은 게이트 전극 이 채널 막 의 측벽 전면 을 감싸 는 게이트 올 어 라운드 ( gate all around ) 구조 를 가질 수 있 고 , 소스 선택 트랜지스터 는 채널 막 상 에 게이트 전극 이 형성 된 플래나 ( planar ) 구조 를 가질 수 있 다 .