상기 한 바 와 같 은 목적 을 달성 하 기 위한 본 발명 의 실시 예 에 따른 반도체 메모리 장치 의 레이아웃 방법 은 , 제 1 소스 영역 및 제 1 드레 인 영역 을 포함 하 는 제 1 액티브 영역 들 을 제 1 웰 영역 에 일렬 로 배치 하 고 , 제 2 소스 영역 및 제 2 드레 인 영역 을 포함 하 는 제 2 액티브 영역 들 을 제 2 웰 영역 에 일렬 로 배치 하 는 소자 레이아웃 단계 ; 상기 각 제 1 드레 인 영역 상 의 서로 다른 위치 에 제 1 콘 택 들 을 배치 하 고 , 상기 각 제 2 드레 인 영역 에 상기 제 1 웰 영역 과 상기 제 2 웰 영역 사이 에 배치 되 는 배선 영역 을 기준 으로 상기 각 제 1 콘 택 과 대칭 되 는 위치 에 제 2 콘 택 들 을 배치 하 는 콘 택 레이아웃 단계 ; 및 상기 배선 영역 을 기준 으로 대칭 되 는 위치 에 배치 되 는 위치 의 상기 각 제 1 및 제 2 콘 택 간 을 전기 적 으로 연결 하 는 배 선 들 을 배치 하 는 배선 레이아웃 단계 ; 를 포함 함 을 특징 으로 한다 .