처리 코어 는 DFMA 기능 유닛 에 대한 배 정도 입력 피연산자 들 의 P 세트 를 모으 고 배 정도 피연산자 들 의 P 세트 중 상이 한 것 들 을 상이 한 ( 예 를 들 어 연속 적 인 ) 클록 사이클 에서 DFMA 기능 유닛 에 보내 도록 구성 된 입력 관리자 회로 를 포함 할 수 있 다 . 입력 관리자 회로 는 제 1 기능 유닛 에 대한 단 정도 입력 연산자 들 의 P 세트 를 모으 고 , 병렬 로 , 단 정도 피연산자 들 의 P 세트 중 상이 한 것 들 을 제 1 기능 유닛 의 P 복사본 들 의 각각 에 보내 도록 구성 될 수 도 있 다 .