도 3 , 4 에 도시 한 바 와 같이 , 본 발명 은 입력 데이터 신호 를 버퍼링 하 는 버퍼 부 ( 10 ) 와 , 하나 의 딜레이 단 으로 구성 되 어 , 상기 버퍼 부 ( 10 ) 의 출력 신호 를 입력 데이터 별로 단위 딜레이 시간 을 갖 고 지연 시켜 출력 하 는 딜레이 부 ( 20 ) 와 , 상기 딜레이 부 ( 20 ) 의 출력 신호 를 클럭 신호 에 응답 하 여 래치 하 는 래치 부 ( 30 ) 를 포함 한다 .