상기 목적 을 달성 하 기 위하 여 , 본 발명 은 반도체 메모리 에서 카스 레이턴 시 신호 에 따라 내부 클록 을 지연 시켜 출력 하 는 데이터 출력 클록 제 어 회로 로서 , 상 기 내부 클록 과 상기 카스 레이턴 시 신호 를 입력 받 아 , 상기 카스 레이턴 시 신호 가 인 에 이 블 되 면 상기 내부 클록 을 소정 의 시간 만큼 지연 시켜 출력 하 는 딜레이 부 를 포함 하 고 , 상기 카스 레이턴 시 신호 는 외부 에서 리드 명령 이 인가 될 때 상기 반도체 메모리 내부 의 데이터 출력 경로 에 의해 발생 하 는 데이터 출력 지연 시간 이 카스 레이턴 시 보다 클 때 인 에 이 블 되 는 것 이 바람직 하 다 .