제 1 셀 스트링 ( CS 1 _ 1 ) 에 포함 된 드레 인 선택 트랜지스터 ( DST ) 의 드레 인 단자 는 제 1 비트 라인 ( BL 1 ) 에 연결 된다 . 제 1 셀 스트링 ( CS 1 _ 1 ) 에 포함 된 드레 인 선택 트랜지스터 ( DST ) 의 소스 단자 는 제 1 셀 스트링 ( CS 1 _ 1 ) 에 포함 된 제 1 메모리 셀 ( MC 1 ) 의 드레 인 단자 에 연결 된다 . 제 1 내지 제 n 메모리 셀 들 ( MC 1 ~ MCn ) 은 서로 직렬 로 연결 된다 . 제 1 셀 스트링 ( CS 1 _ 1 ) 에 포함 된 소스 선택 트랜지스터 ( SST ) 의 드레 인 단자 는 제 1 셀 스트링 ( CS 1 _ 1 ) 에 포함 된 제 n 메모리 셀 ( MCn ) 의 소스 단자 에 연결 된다 . 제 1 셀 스트링 ( CS 1 _ 1 ) 에 포함 된 소스 선택 트랜지스터 ( SST ) 의 소스 단자 는 공통 소스 라인 ( CSL ) 에 연결 된다 . 실시 예 로서 , 공통 소스 라인 ( CSL ) 은 제 1 내지 제 z 메모리 블록 들 ( BLK 1 ~ BLKz ) 에 공통 연결 될 수 있 다 .