상기 기술 적 과제 를 달성 하 기 위하 여 , 본 발명 에 따른 반도체 소자 의 미세 패턴 형성 방법 은 , 반도체 기판 위 에 제 1 산화 막 을 형성 하 는 단계 ; 상기 제 1 산화 막 위 에 포토레지스트 막 패턴 을 형성 하 는 단계 ; 상기 포토레지스트 막 패턴 에 의해 노출 된 제 1 산화 막 위 에 제 2 산화 막 을 형성 하 는 단계 ; 상기 포토레지스트 막 패턴 을 제거 하 여 상기 제 2 산화 막 사이 에서 제 1 산화 막 이 노출 되 도록 하 는 단계 ; 상기 제 1 산화 막 을 노출 시키 는 제 2 산화 막 의 측벽 에 스 페이서 막 을 형성 하 는 단계 ; 상기 제 2 산화 막 및 스 페이서 막 에 의해 노출 되 는 제 1 산화 막 위 에 미세 패턴 대상 막 을 형성 하 는 단계 ; 및 상기 제 2 산화 막 , 스 페이서 막 및 미세 패턴 대상 막 에 대한 평탄 화 를 수행 하 여 상기 스 페이서 막 의 두께 범위 내 에서 피치 가 감소 되 는 미세 패턴 을 형성 하 는 단계 를 포함 하 는 것 을 특징 으로 한다 .