이상 에서 설명 한 바 와 같이 본 발명 에 따른 반도체 소자 의 게이트 형성 방법 에 따르 면 , 셀 영역 과 주변 회로 부 영역 의 게이트 스 페이서 를 모두 질화 막 으로 형성 함 으로써 , 셀 영역 의 종래 특성 을 그대로 유지 하 면서 도 주변 회로 부 영역 의 트랜지스터 문턱 전압 특성 의 균 일도 를 증가 시킬 수 있 어 생산 성 을 향상 시킬 수 있 다 . 아울러 한 번 의 공정 으로 셀 영역 과 주변 회로 부 영역 의 비트 라인 콘 택 홀 의 형성 을 가능 하 게 함 으로써 공정 감소 로 인한 생산 성 향상 을 가져온다 .