이 와 같이 구성 된 센스 앰프 회로 의 동작 을 도 6 을 참고 하 여 설명 하 면 다음 과 같 다 . 우선 , 도 6 에 도시 된 바 와 같이 , 디램 셀 의 액티브 ( Active ) 동작 초기 에 는 빠른 센싱 동작 수행 을 위해 제 1 전원 제어 신호 ( SAP 1 ) 가 하이 레벨 로 인 에 이 블 되 어 제 1 전원 라인 ( CSP ) 에 오버드라이브 전압 ( VDD ) 을 공급 한다 . 이 와 같 은 오버 드라이빙 동작 이 종료 된 후 제 2 전원 제어 신호 ( SAP 2 ) 및 제 3 전원 제어 신호 ( SAN ) 가 하이 레벨 로 인 에 이 블 되 어 제 1 전원 라인 ( CSP ) 은 코어 전압 ( VCORE ) 레벨 을 유지 하 고 , 제 2 전원 라인 ( CSN ) 은 접지 전압 ( VSS ) 레벨 을 유지 하 면서 센싱 동작 , 즉 비트 라인 ( BL ) 과 비트 바라 인 ( BLB ) 에 실린 데이터 의 증폭 동작 이 개시 된다 . 이때 , 제 2 전원 라인 ( CSN ) 이 접 지 전압 ( VSS ) 레벨 로 유지 하 지 못하 는 경우 tRCD ( RAS to CAS Delay ) 특성 이 저하 되 므로 , NMOS 트랜지스터 ( N 54 ) 의 사이즈 를 크 게 설계 해 제 2 전원 라인 ( CSN ) 이 접 지 전압 ( VSS ) 레벨 을 유지 할 필요 가 있 다 .