아울러 , 지연 라인 ( 72 ) 은 다수 의 유닛 딜레이 셀 ( 74 ) 로 구성 되 며 , 전원 전압 라인 ( VDD ) 으로부터 전원 전압 을 공급 받 아 전달 부 ( 71 ) 에서 전달 된 입력 클럭 CLKIN 을 지연 시켜서 출력 클럭 CLKOUT 으로 출력 한다 . 여기 서 , 각 유닛 딜레이 셀 ( 74 ) 은 두 낸드 게이트 ( 76 , 78 ) 와 , 각 낸드 게이트 ( 76 , 78 ) 에 연결 된 외부 저항 ( R 6 , R 7 ) 으로 구성 될 수 있 다 .