상기 제 2 셀 트랜지스터 는 제 2 셀 게이트 패턴 ( 120 ') 및 제 2 셀 게이트 패턴 ( 120 ') 양측 의 제 1 소자 반도체 층 ( 200 ) 에 형성 된 제 2 셀 소스 / 드레 인 영역 ( 135 c ') 를 포함 한다 . 상기 제 2 스트링 선택 트랜지스터 는 상기 제 1 소자 반도체 층 ( 200 ) 상 에 형성 된 제 2 스트링 선택 게이트 패턴 ( 125 ') 및 제 2 스트링 선택 게이트 패턴 ( 125 ') 일 측 의 제 1 소자 반도체 층 ( 200 ) 에 형성 된 제 2 공통 드레 인 영역 ( 135 d ') 을 포함 한다 . 상기 제 2 스트링 선택 게이트 패턴 ( 125 ') 의 타 측 에 인접 한 제 2 셀 소스 / 드레 인 영역 ( 135 c ') 은 상기 제 2 스트링 선택 트랜지스터 의 소스 영역 으로 도 사용 된다 . 상기 제 2 접지 선택 트랜지스터 는 상기 제 1 소자 반도체 층 ( 200 ) 상 에 형성 된 제 2 접지 선택 게이트 패턴 ( 130 ') 및 상기 제 2 접지 선택 게이트 패턴 ( 130 ') 일 측 의 상기 제 1 소자 반도체 층 ( 200 ) 에 형성 된 제 2 공통 소스 영역 ( 135 s ) 을 포함 한다 . 상기 제 2 접지 선택 게이트 패턴 ( 130 ') 타 측 에 인접 하 게 형성 된 제 2 셀 소스 / 드레 인 영역 ( 135 c ') 은 상기 제 2 접지 선택 트랜지스터 의 드레 인 영역 으로 도 사용 된다 . 상기 제 2 셀 , 제 2 스트링 선택 및 제 2 접지 선택 게이트 패턴 들 ( 120 ', 125 ', 130 ') 은 각각 상기 제 1 셀 , 제 1 스트링 선택 및 제 1 접지 선택 게이트 패턴 들 ( 120 , 125 , 130 ) 과 동일 한 구조 로 형성 될 수 있 다 .