도 3 은 본 발명 의 연산 증폭기 의 바람직 한 실시 예의 구성 을 보인 상세 회로도 이 다 . 도 3 을 참조 하 면 , 상기 입력 증폭기 ( 100 ) 는 차동 입력 신호 ( IN +, IN -) 가 입력 되 는 입력단 자 가 피 모스 트랜지스터 ( PM 1 , PM 2 ) 의 게이트 에 각기 접속 되 고 , 전원 단자 ( Vdd ) 와 상기 피 모스 트랜지스터 ( PM 1 , PM 2 ) 의 소스 사이 에 , 게이트 에 바이어스 전압 단자 ( BIASPL ) 가 접속 된 피 모스 트랜지스터 ( PM 3 ) 와 게이트 에 바이어스 전압 단자 ( BIASPC ) 가 접속 된 피 모스 트랜지스터 ( PM 4 ) 가 직렬 접속 되 어 피 모스 트랜지스터 ( PM 1 , PM 2 ) 의 드레 인 으로 증폭 된 차동 입력 신호 ( IN +, IN -) 가 출력 되게 구성 된다 .