도 8 은 본 발명 의 일 실시 예 에 따른 비휘발성 메모리 소자 에 있 어서 스 페이서 절 연막 의 폭 에 따른 프로그램 / 소거 문턱 전압 차이 를 나타낸 그래프 이 다 . 도 9 는 비 교예 에 따른 비휘발성 메모리 소자 에 있 어서 스 페이서 절 연막 의 폭 에 따른 프로그램 / 소거 문턱 전압 차이 를 나타낸 그래프 이 다 . 도 8 및 도 9 에 도시 된 그래프 는 , 제 어 게이트 전극 의 폭 이 20 nm , 25 nm , 30 nm , 35 nm , 또는 40 nm 이 고 , 제 어 게이트 전극 들 사이 의 간격 이 제어 게이트 전극 의 폭 과 같 을 때 , 제 어 게이트 전극 들 사이 에 채워지 는 절 연막 이 SiO 2 인 소자 ( low - k thickness = 0 nm ) , 그리고 제 어 게이트 전극 측벽 상 에 플로린 - 도핑 된 실리콘 산화 막 을 1 nm 내지 10 nm 사이 의 폭 으로 형성 한 후 제어 게이트 전극 들 사이 의 나머지 영역 을 SiO 2 로 채운 소자 들 ( low - k thickness = 1 nm , 2 nm , 3 nm , 4 nm , 5 nm , 6 nm , 7 nm , 8 nm , 9 nm , 및 10 nm ) 에 대한 시뮬레이션 결과 이 다 .