상기 제 1 충전 반도체 패턴 ( 160 b ) 이 시드 층 으로 사용 됨 으로써 , 상기 제 1 소자 반도체 층 ( 200 ) 과 접촉 하 는 상기 제 1 충전 반도체 패턴 ( 160 b ) 의 상부 면은 결함 이 없 는 순수 한 단결정 상태 인 것 이 바람직 하 다 . 따라서 , 상기 제 1 게터 링 영역 ( 165 b ) 은 상기 제 1 충전 반도체 패턴 ( 160 b ) 의 아랫부분 에 위치 하 는 것 이 바람직 하 다 .