상기 제 1 층간 절연 층 ( 35 ) , 상기 제 2 층간 절연 층 ( 36 ) , 상기 제 3 층간 절연 층 ( 65 ) , 및 상기 제 4 층간 절연 층 ( 75 ) 은 상기 리세 스 채널 트랜지스터 및 상기 소자 분리 층 ( 25 ) 을 갖 는 상기 기판 ( 21 ) 상 에 차례 로 적층 될 수 있 다 . 상기 제 1 층간 절연 층 ( 35 ) , 상기 제 2 층간 절연 층 ( 36 ) , 상기 제 3 층간 절연 층 ( 65 ) , 및 상기 제 4 층간 절연 층 ( 75 ) 은 실리콘 산화물 , 실리콘 질화물 , 실리콘 산질 화물 , 저 - 유전물 ( low - K dielectrics ) , 또는 이 들 의 조합 과 같 은 유전 물질 을 포함 할 수 있 다 .