본 발명 의 실시 예 에 따른 반도체 메모리 장치 는 공통 소스 라인 과 비트 라인 사이 에 직렬 연결 된 소스 선택 트랜지스터 , 다수 의 메모리 셀 들 , 드레 인 선택 트랜지스터 를 포함 하 는 메모리 스트링 , 및 프로그램 검증 동작 시 상기 소스 선택 트랜지스터 와 연결 된 소스 선택 라인 , 상기 다수 의 메모리 셀 들 과 연결 된 다수 의 워드 라인 들 , 및 상기 드레 인 선택 트랜지스터 와 연결 된 드레 인 선택 라인 에 동작 전압 들 을 인가 하 거나 전위 레벨 을 디스 차지 하 기 위한 전압 생성 회로 를 포함 하 며 , 상기 전압 생성 회로 는 상기 소스 선택 라인 , 상기 다수 의 워드 라인 들 , 및 상기 드레 인 선택 라인 의 전위 레벨 을 균일 한 레벨 로 제어 하 기 위하 여 일정 전압 을 인가 할 때 상기 공통 소스 라인 또는 비트 라인 에 설정 전압 을 인가 하 여 상기 메모리 스트링 의 채널 전위 레벨 을 상승 시킨다 .