비트 라인 ( BL ) 으로 / 로부터 의 전하 경로 를 제어 하 기 위해 , 웰 영역 ( Well ) 과 최 하위 워드 라인 평면 ( WL _ PT ) 사이 에 는 , 활성 기둥 들 ( PL ) 과 웰 영역 ( Well ) 사이 의 전기 적 연결 을 제어 하 는 복수 의 하부 선택 라인 들 ( lower selection lines ; LSL ) 이 배치 될 수 있 다 . 예 시 적 인 실시 예 에 있 어서 , 복수 의 하부 선택 라인 들 ( LSL ) 은 전기 적 으로 등 전위 를 갖 는 하부 선택 평면 ( lower selection plate ; LS _ PT ) 을 구성 할 수 있 다 . 각각 의 하부 선택 라인 들 ( LSL ) 은 대응 되 는 하부 선택 트랜지스터 ( lower selection transistor ) 의 게이트 전극 ( lower selection gate ; LSGi ) 으로 각각 인가 되 어 , 대응 되 는 활성 기둥 ( PL ) 과 웰 영역 ( Well ) 사이 의 전기 적 연결 을 제어 할 수 있 다 . 이상 에서 설명 된 3 차원 구조 의 플래시 메모리 역시 앞 에서 설명 된 본 발명 의 소거 방법 이 적용 될 수 있 다 .