본 발명 에 따른 반도체 소자 의 테스트 패턴 은 , 반도체 소자 의 물리 적 인 CD ( Critical Demension ) 를 인 - 라인 ( In - Line ) 으로 모니터링 하 기 위한 테스트 패턴 으로서 , 활성 영역 및 더미 활성 영역 이 한정 된 반도체 기판 과 상기 반도체 기판 의 활성 영역 전체 상 에 차례 로 형성 된 절 연막 및 도전 막 을 포함 하 며 , 상기 활성 영역 의 CD 를 모니터링 하 는 제 1 테스트 패턴 ; 상기 활성 영역 및 더미 활성 영역 이 한정 된 반도체 기판 과 상기 활성 영역 상 에 게이트 형태 로 차례 로 형성 된 절 연막 및 도전 막 을 포함 하 며 , 게이트 의 CD 를 모니터링 하 는 제 2 테스트 패턴 ; 상기 활성 영역 및 더미 활성 영역 이 한정 되 고 상기 활성 영역 에 홈 이 형성 된 반도체 기판 과 상기 홈 상 에 리세 스 게이트 의 형태 로 차례 로 형성 된 절 연막 및 도전 막 을 포함 하 며 , 리 세스 게이트 의 깊이 를 모니터링 하 는 제 3 테스트 패턴 ; 및 상기 활성 영역 및 더미 활성 영역 이 한정 되 고 상기 활성 영역 에 홈 이 형성 된 반도체 기판 과 상기 홈 을 포함 한 활성 영역 전체 상 에 차례 로 형성 된 절 연막 및 도전 막 을 포함 하 며 , 소오 스 / 드레 인 영역 의 CD 및 리 세스 게이트 의 CD 를 모니터링 하 는 제 4 테스트 패턴 ; 을 포함 한다 .