도 9 는 본 발명 의 실시 예 에 따른 활성 경계 퀼트 아키텍처 메모리 를 지원 하 는 메모리 디바이스 ( 900 ) 의 예 를 예시 한다 . 메모리 디바이스 ( 900 ) 는 메모리 부분 ( 905 ) 및 제 어 회로 부분 ( 예컨대 , 도 4 의 제어 회로 부분 ( 415 ) ) 를 포함 할 수 있 다 . 메모리 부분 ( 905 ) 은 코어 부분 ( 예 를 들 어 , 도 4 의 코어 부분 ( 420 ) ) 및 경계 부분 ( 910 ) 을 포함 할 수 있 다 . 경계 부분 ( 910 ) 은 경계 부분 들 이 기판 층 위 에 위치 된 메모리 셀 의 데크 를 포함 하 기 때문 에 활성 경계 부분 으로 지칭 될 수 있 다 . 전자 메모리 디바이스 ( 900 ) 의 메모리 부분 ( 905 ) 은 로우 액세스 라인 또는 워드 라인 이 코어 부분 과 활성 경계 부분 들 사이 에서 교차 하 도록 코어 부분 의 2 개 의 보더 들 상 에 위치 된 활성 경계 부분 들 ( 910 ) 을 포함 한다 . 이러 한 방식 으로 , 메모리 디바이스 ( 900 ) 내 의 메모리 셀 들 의 수 는 증가 하 지만 , 메모리 부분 ( 905 ) 의 면적 은 메모리 부분 ( 예 를 들 어 , 도 4 를 참조 하 여 설명 된 메모리 디바이스 ( 400 ) 의 메모리 부분 ( 410 ) ) 의 면적 과 동일 하 게 있 을 수 있 다 . 메모리 디바이스 ( 900 ) 는 도면 들 2 , 3 및 4 를 참고 로 하 여 설명 된 메모리 디바이스 ( 200 , 400 또는 500 ) 의 일 예 일 수 있 다 . 메모리 부분 ( 905 ) 는 도 4 및 도 5 를 참조 하 여 설명 한 메모리 부분 ( 410 ) 의 예 일 수 있 다 . 경계 부분 ( 910 ) 는 도 4 및 도 5 를 참조 하 여 설명 한 경계 부분 ( 425 ) 의 예 일 수 있 다 .