도 2 에 도시 한 바 와 같이 , p 형 반도체 기판 ( 10 ) 의 표면 영역 내 에 는 n 형 웰 영역 ( 11 ) 이 형성 되 고 , n 형 웰 영역 ( 11 ) 의 표면 영역 내 에 는 p 형 웰 영역 ( 12 ) 이 형성 된다 . 웰 영역 ( 12 ) 상 에 는 게이트 절 연막 ( 13 ) 이 형성 되 어 있 다 . 게이트 절 연막 ( 13 ) 은 막 두께 4 ㎚ 내지 12 ㎚ 의 범위 의 실리콘 산화 막 , 또는 막 두께 4 ㎚ 내지 12 ㎚ 의 범위 의 실리콘 옥시 나이트 라이드 막 을 이용 하 여 형성 되 고 , 터널 ( tunnel ) 산화 막 으로서 기능 한다 . 게이트 절 연막 ( 13 ) 상 에 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ( ST 1 , ST 2 ) 의 게이트 전극 이 형성 되 어 있 다 .