디코더 회로 ( 208 ) 는 , 시그널 링 비트 를 포함 하 는 헤더 정보 에 기초 한 순차 적 디 코딩 방식 의 적용 에 의해 인코딩 된 1 D 이미지 블록 의 비트스트림 을 디 코딩 하 도록 구성 될 수 있 는 적절 한 로직 , 회로 및 인터페이스 를 포함 할 수 있 다 . 한 구현 에서 , 순차 적 디 코딩 방식 은 , 인코딩 된 1 D 이미지 블록 의 비트스트림 에 대한 , 역 양자 화 , 후속 되 는 잔차 예측 디 코딩 , 및 정교화 디 코딩 의 순차 적 적용 을 포함 할 수 있 다 . 디코더 회로 ( 208 ) 는 또한 , 시그널 링 비트 에 의해 표시 된 재 구성 포인트 에 기초 하 여 인코딩 된 1 D 이미지 블록 내 의 각각 의 픽셀 의 픽셀 값 을 재 구성 할 수 있 다 . 일부 실시 예 들 에서 , 디코더 회로 ( 208 ) 는 , 디코더 회로 ( 208 ) 가 인코딩 된 1 D 이미지 블록 의 비트스트림 을 디 코딩 하 기 위한 기준 으로서 역할 할 수 있 는 미리 저장 된 양자 화 테이블 및 코딩 테이블 을 가질 수 있 다 . 일부 실시 예 들 에서 , 디코더 회로 ( 208 ) 는 , ASIC , 프로그램 가능 한 로직 디바이스 ( PLD ) , SOC , FPGA , 디지털 신호 프로세서 ( DSP ) 또는 다른 전문 화 된 회로 중 하나 에 기초 하 여 구현 될 수 있 는 하드웨어 인코더 칩 일 수 있 다 . 일부 실시 예 들 에서 , 디코더 회로 ( 208 ) 는 , 온 칩 메모리 ( 204 ) 에서 하드웨어 및 프로그램 된 명령어 들 ( 예 를 들 어 , VHDL 또는 HDL 로직 에 기초 한 명령어 들 ) 의 조합 으로서 구현 될 수 있 다 .