이 어 , 제 2 공정 에 의해 , 상기 게이트 전극 ( 41 ) , 시야각 제어 라인 ( 42 ) 및 게이트 패드 ( 43 ) 를 포함 한 기판 전면 에 게이트 절 연막 ( 44 ) 을 형성 하 고 , 상기 게이트 절 연막 ( 44 ) 상 에 a - Si 층 및 N + a - Si 층 을 차례 로 형성 하 고 , N + a - Si 층상 에 금속 층 을 형성 하 여 , 에칭 에 의해 상기 금속 층 및 a - Si 층 및 N + a - Si 층 을 선택 적 으로 패 터닝 하 여 상기 게이트 전극 ( 41 ) 상 에 박막 트랜지스터 의 활성 층 을 형성 하 고 , 상기 활성 층 양측 에 소오 스 전극 ( 45 ) 및 드레 인 전극 ( 46 ) 을 형성 한다 . 이 때 , 상기 소오 스 전극 ( 45 ) 및 드레 인 전극 ( 46 ) 사이 의 N + a - Si 층 은 제거 된다 .