제 1 예 에서 , " 메모리 셀 에 다시 기록 하 기 위한 논리 상태 는 "" 1 "" 일 수 있 고 ", 디 지트 라인 은 레벨 시프 터 회로 를 통해 전압 원 과 연결 될 수 있 어 , VDL ( 615 - a ) 이 전압 원 의 전압 ( 예 를 들 어 , VMSA ) 으로 구동 된다 . VDL ( 615 - a ) 의 전압 변화 의 슬루 레이트 는 도 5 a 를 참조 하 여 설명 된 바 와 같이 레벨 시프 터 회로 의 풀 업 회로 와 결합 된 전류 미러 회로 ( 예 를 들 어 , 전류 구 동기 회로 ) 에 의해 제어 될 수 있 다 . 일부 예 에서 는 , 타이밍 도 ( 602 ) 에 도시 된 바 와 같이 , VDL ( 615 ) 의 슬루 레이트 가 낮 아 질 수 있 어 , VDL ( 615 - c ) 은 VDL ( 615 - a ) 보다 더 느리 게 VMSA 에 도달 할 수 있 다 ( 예 를 들 어 , 제 3 위상 ( 635 ) 은 타이밍 도 ( 602 ) 에서 더 길 수 있 다 ) . 제 2 예 에서 , " 메모리 셀 에 다시 기록 하 기 위한 논리 상태 는 "" 0 "" 일 수 있 고 ", 디 지트 라인 은 접지 와 결합 될 수 있 어 , VDL ( 615 - b ) 은 접지 전압 ( 예 를 들 어 , VGND ) 으로 구동 되 거나 유지 된다 .