상술 한 본 발명 의 다른 목적 을 달성 하 기 위하 여 , 본 발명 의 다른 실시 예 들 에 따른 반도체 소자 제조 방법 에서 , 기판 의 셀 영역 상 에 제 2 및 제 3 게이트 구조물 들 및 상기 제 2 및 제 3 게이트 구조물 들 사이 의 복수 개 의 제 1 게이트 구조물 들 을 형성 하 고 , 상기 기판 의 주변 회로 영역 상 에 제 4 게이트 구조물 을 형성 한다 . 상기 제 1 게이트 구조물 들 의 측벽 일부 및 상기 각 제 2 및 제 3 게이트 구조물 들 의 일 측벽 일부 를 커버 하 는 제 1 절 연막 패턴 , 상기 각 제 2 및 제 3 게이트 구조물 들 의 타 측벽 을 커버 하 며 상기 제 1 절 연막 패턴 에 비해 높 은 상면 을 갖 는 제 2 절 연막 패턴 및 상기 제 4 게이트 구조물 의 측벽 을 커버 하 며 상기 제 1 절 연막 패턴 에 비해 높 은 상면 을 갖 는 제 3 절 연막 패턴 을 형성 한다 . 상기 제 1 내지 제 3 절 연막 패턴 들 에 의해 커버 되 지 않 은 상기 게이트 구조물 들 부분 에 도전 막 을 반응 시킨다 . 상기 기판 상 에 제 4 절 연막 패턴 을 형성 하 여 상기 제 1 내지 제 3 게이트 구조물 들 사이 에 에 어 갭 ( air gap ) 을 형성 한다 .