구체 적 으로 , N 타입 의 웰 영역 ( 20 ) 에 는 각 서브 워드 라인 드라이버 ( 10 , 12 , 14 , 16 ) 에 구비 되 는 PMOS 트랜지스터 들 ( P 1 ~ P 4 ) 이 일렬 로 순서 대로 배치 되 고 , P 타입 의 웰 영역 ( 22 ) 에 는 각 서브 워드 라인 드라이버 ( 10 , 12 , 14 , 16 ) 에 구비 되 는 NMOS 트랜지스터 들 ( N 1 ~ N 8 ) 이 일렬 로 순서 대로 배치 된다 . 여기 서 , 하나 의 PMOS 트랜지스터 ( 예컨대 , P 1 ) 는 두 NMOS 트랜지스터 ( 예컨대 , N 1 , N 2 ) 와 의 사이즈 매칭 을 위해 핑거 구조 로 이루어지 며 , 두 NMOS 트랜지스터 ( 예컨대 , N 1 , N 2 ) 는 하나 의 액티브 영역 ( NA ) 내 에 드레 인 영역 ( D _ N ) 을 공유 하 는 구조 로 이루어진다 .