도면 에 도시 된 바 와 같이 , 셀 프리 프레쉬 완료 신호 생 성부 는 각 뱅크 의 내부 로우 어드레스 스트로브 신호 ( IRAS < 0 : 3 >) 를 지연 시켜 각 뱅크 의 프리 차지 신호 ( PRE < 0 : 3 >) 를 만들 기 위한 딜레이 라인 들 ( 601 , 602 , 603 , 604 ) ; 뱅크 3 의 내부 로우 어드레스 스트로브 신호 ( IRAS < 3 >) 를 반전 하 여 입력 받 으며 , 뱅크 0 의 내부 로우 어드레스 스트로브 신호 ( IRAS < 0 >) 를 지연 시켜 입력 받 는 제 1 낸드 게이트 ( NA 24 ) ; 상기 제 1 낸드 게이트 ( NA 24 ) 의 출력 을 반전 하 는 제 1 인버터 ( I 21 ) ; 상기 인버터 ( I 21 ) 의 출력 및 뱅크 3 의 내부 로우 어드레스 스트로브 신호 ( IRAS < 3 >) 를 입력 받 는 노아 게이트 ( NO 06 ) ; 상기 노아 게이트 ( NO 06 ) 의 출력 을 반전 하 는 제 2 인버터 ( I 22 ) ; 상기 제 2 인 버터 ( I 22 ) 의 출력 을 지연 시키 는 딜레이 라인 ( 606 ) ; 상기 딜레이 라인 ( 606 ) 의 출력 과 리 프레쉬 커맨드 를 입력 받 는 제 2 낸드 게이트 ( NA 25 ) ; 및 상기 제 2 낸드 게이트 ( NA 25 ) 의 출력 을 반전 하 여 셀 프리 프레쉬 완료 신호 ( RE _ SRFEXIT ) 를 출력 하 는 제 3 인버터 ( I 23 ) 를 포함 하 여 구성 될 수 있 다 . 이렇게 구성 된 회로 의 동작 은 상술 한 설명 과 동일 하 다 .