메모리 디바이스 ( 120 ) 는 ( 예 를 들 어 , 외부 ALU 회로 에 또는 로컬 I / O 라인 및 전역 I / O 라인 을 통해 DRAM DQ 에 제공 되 는 ) I / O 회로 ( 144 ) 에 의해 데이터 버스 ( 156 ) ( 예 를 들 어 , 호스트 ( 110 ) 에 연결 된 I / O 버스 ) 를 통해 제공 된 어드레스 신호 를 래치 하 기 위한 주소 회로 ( 142 ) 를 포함 할 수 있 다 . 본 명세서 에서 사용 되 는 바 와 같이 , DRAM DQ 는 버스 ( 예 를 들 어 , 데이터 버스 ( 156 ) ) 를 통해 뱅크 로부터 ( 예 를 들 어 , 제어기 ( 140 ) 및 / 또는 호스트 ( 110 ) 내외 로 ) 데이터 의 입력 및 / 또는 데이터 의 출력 을 가능 하 게 할 수 있 다 . 기록 동작 동안 , 전압 ( 높 음 = 1 , 낮 음 = 0 ) 이 DQ ( 예 를 들 어 , 핀 ) 에 인가 될 수 있 다 . 이 전압 은 적절 한 신호 로 변환 되 어 선택 된 메모리 셀 에 저장 될 수 있 다 . 판독 동작 동안 , 액세스 가 완료 되 면 , 선택 된 메모리 셀 로부터 판독 된 데이터 값 이 DQ 에 나타날 수 있 고 , 출력 이 인 에 이 블 될 수 있 다 ( 예 를 들 어 , 출력 인 에이블 신호 가 낮 음 에 의해 ) . 다른 경우 에 , DQ 는 높 은 임피던스 상태 에 있 을 수 있 어서 , DQ 는 전류 를 소 싱 또는 싱 킹 하 지 않 으며 시스템 에 신호 를 나타내 지 않 는다 . 이것 은 또한 본 명세서 에 설명 된 바 와 같이 둘 이상 의 디바이스 ( 예 를 들 어 , 뱅크 ) 가 조합 데이터 버스 를 공유 할 때 DQ 경합 을 감소 시킬 수 있 다 . 이러 한 DQ 는 어레이 ( 130 ) 에 대해 로컬 인 데이터 경로 내 ( 도 1 ab 에서 ) 복수 의 공유 I / O 라인 ( 155 ) 과 분리 되 어 구별 된다 .