이어서 , 상술 된 제 1 실시 예의 도 2 e 내지 2 i 를 참조 하 여 설명 한 제 1 및 제 2 소오 스 / 드레 인 영역 들 의 형성 공정 , 절연 스 페이서 형성 공정 , 금속 - 반도체 화합물 패턴 형성 공정 , 수동 소자 패턴 의 도핑 공정 등 을 수행 할 수 있 다 . 이어서 , 기판 ( 100 ) 전면 상 에 제 1 층간 유전 막 을 형성 하 고 , 상기 제 1 층간 유전 막 을 상기 더미 게이트 패턴 들 ( 130 a ', 130 b ') 이 노출 될 때 까지 평탄 화 시킬 수 있 다 . 평탄 화 된 제 1 층간 유전 막 ( 157 a ) 은 상기 수동 소자 패턴 ( 125 r ) 의 상부 면 을 덮 는다 .