도 8 및 도 9 를 참조 하 면 , 상기 반도체 기판 ( 100 ) 상 에 열처리 공정 을 이용 하 여 상기 폴리 실리콘 패턴 ( 108 ) 및 상기 소스 / 드레 인 영역 들 ( 140 ) 상 에 게이트 실리사이드 막 ( 160 a ) 및 소스 / 드레 인 실리사이드 막 ( 160 b ) 을 형성 할 수 있 다 . 상기 폴리 실리콘 패턴 ( 108 ) 및 상기 게이트 실리사이드 막 ( 160 a ) 은 게이트 전극 ( 162 ) 을 형성 할 수 있 다 .