도 1 에 도시 된 바 와 같이 다이오드 들 ( 141 ) 및 저항률 전환 저장 소자 들 ( 142 ) 을 포함 하 는 메모리 셀 어 레이 들 에서 , 메모리 어레이 의 효율 을 개선 하 기 위해서 비트 라인 들 로부터 전하 를 배출 ( drain ) 할 필요 성 이 있 을 수 있 다 . 이것 을 달성 하 기 위한 이전 에 개발 된 회로 가 도 2 에 도시 되 었 으며 , 이것 은 위 에 참조 문헌 으로 본원 에 포함 시킨 미국 특허 출원 번호 12 / 385 , 964 로부터 도 14 와 거의 유사 하 다 . 이 메모리 셀 어레이 는 워드 라인 디코더 ( 110 ) , 상부 비트 라인 디코더 ( 120 ) , 하부 비트 라인 디코더 ( 130 ) , 워드 라인 들 ( 112 , 114 , 116 ) , 상부 비트 라인 들 ( 222 a ~ 222 f ) 에 결합 된 상부 단일 장치 드라이버 들 ( 220 a ~ 220 f ) ( 총괄 하 여 220 ) , 하부 비트 라인 들 232 a - 232 f 에 결합 된 하부 단일 장치 드라이버 들 ( 231 a ~ 231 f ) , 및 비트 라인 과 워드 라인 사이 에 결합 된 메모리 셀 들 ( 140 ) 을 포함 하 고 , 이 들 각각 은 도 1 을 참조 로 위 에 기술 되 었 다 . 도 2 에 도시 된 실시 예 에서 , 메모리 셀 어레이 는 또한 비트 라인 들 로부터 전하 를 배출 하 게 구성 된 배출 제어기 ( 210 ) 및 배출 라인 들 ( 205 ) 을 포함 한다 .