도 18 , 도 19 a 및 도 19 b 에 도시 된 바 와 같이 , 서브 비트 라인 SBL 0 , 서브 비트 라인 SBL 1 , 서브 비트 라인 SBL 2 및 서브 비트 라인 SBL 3 은 캐시 메모리 C 0 에 속하 고 , 서브 비트 라인 SBL 4 , 서브 비트 라인 SBL 5 , 서브 비트 라인 SBL 6 및 서브 비트 라인 SBL 7 은 캐시 메모리 C 1 에 속한다 . 도 20 은 비트 라인 선택 회로 와 페이지 버퍼 / 센싱 회로 사이 의 연결 관계 를 도시 한다 . 전술 한 실시 예 와 유사 하 게 , 비트 라인 선택 회로 는 캐시 메모리 C 0 의 짝수 번 째 페이지 를 판독 할 때 트랜지스터 BLSEE 를 선택 적 으로 턴 온 하 고 , 캐시 메모리 C 0 의 홀수 번 째 페이지 를 판독 할 때 트랜지스터 BLSOO 를 선택 적 으로 턴 온 하 고 ; 캐시 메모리 C 1 의 짝수 번 째 페이지 를 판독 할 때 트랜지스터 BLSOE 를 선택 적 으로 턴 온 하 고 ; 캐시 메모리 C 1 의 홀수 번 째 페이지 를 판독 할 때 트랜지스터 BLSEO 를 선택 적 으로 턴 온 시킨다 .