제 2 박막 트랜지스터 ( TFT 2 ) 의 제 2 반도체 층 ( AO ) 하부 에 는 제 1 게이트 전극 ( GEa ) 이 배치 되 고 , 제 2 박막 트랜지스터 ( TFT 2 ) 의 제 2 반도체 층 ( AO ) 상부 에 는 제 2 게이트 전극 ( GEb ) 이 배치 될 수 있 다 . 즉 , 제 2 박막 트랜지스터 ( TFT 2 ) 의 게이트 전극 ( GE 2 ) 은 이중 게이트 전극 구조 일 수 있 다 . 제 2 박막 트랜지스터 ( TFT 2 ) 의 제 1 게이트 전극 ( GEa ) 과 제 2 반도체 층 ( AO ) 사이 에 제 3 절연 층 ( 113 ) 이 배치 될 수 있 다 . 제 2 박막 트랜지스터 ( TFT 2 ) 의 제 1 게이트 전극 ( GEa ) 은 제 1 커패시터 ( Cst ) 의 제 2 전극 ( CE 2 ) 과 동일 층 에 동일 물질 로 형성 될 수 있 다 . 제 2 반도체 층 ( AO ) 의 채널 영역 ( C 2 ) 이 제 2 박막 트랜지스터 ( TFT 2 ) 의 제 1 게이트 전극 ( GEa ) 에 중첩 할 수 있 다 .