도 5 를 참조 하 면 , 본 발명 의 다른 몇몇 실시 예 에 따른 반도체 장치 는 제 1 하부 패턴 ( 101 ) 상 에 배치 되 는 제 1 내부 스 페이서 ( 141 ) 의 제 1 방향 ( X ) 의 제 1 두께 ( t 1 ) 가 제 2 하부 패턴 ( 102 ) 상 에 배치 되 는 제 2 내부 스 페이서 ( 242 ) 의 제 1 방향 ( X ) 의 제 3 두께 ( t 3 ) 보다 크 게 형성 될 수 있 다 .