상술 한 바 와 같이 , 제 1 측 및 제 2 측 의 제 2 콘 택 플러그 들 ( CT 2 a , CT 2 b ) 의 폭 들 을 넓 게 형성 함 으로써 , 제 1 측 및 제 2 측 의 제 2 콘 택 플러그 들 ( CT 2 a , CT 2 b ) 의 저항 을 제 1 측 및 제 2 측 의 제 1 콘 택 플러그 들 ( CT 1 a , CT 1 b ) 의 저항 보다 낮 게 형성 할 수 있 다 . 본 발명 의 실시 예 에 따르 면 , 메모리 셀 어레이 ( 70 ) 의 집적 도 향상 을 위해 , 제 1 간격 ( L 1 ) , 제 2 간격 ( L 2 ) 및 제 4 간격 ( L 4 ) 을 좁 게 형성 하 더라도 , 제 1 콘 택 라인 부들 ( P 2 ) 사이 의 제 3 간격 ( L 3 ) 및 제 2 콘 택 라인 부들 ( P 4 ) 사이 의 제 5 간격 ( L 5 ) 을 상대 적 으로 넓 게 확보 할 수 있 다 . 이 에 따라 , 제 2 방향 ( D 2 ) 으로 제 1 측 및 제 2 측 의 제 2 콘 택 플러그 들 ( CT 2 a , CT 2 b ) 각각 의 폭 을 넓 게 형성 하 더라도 제 1 측 및 제 2 측 의 제 2 콘 택 플러그 들 ( CT 2 a , CT 2 b ) 의 배치 공간 을 용이 하 게 확보 할 수 있 다 .