도 3 은 본 발명 의 일 실시 예 에 따른 제 1 제어 유닛 ( 106 ) 을 예시 한 개략 도 이 다 . 도 3 에 예시 된 바 와 같이 . 제 1 제어 유닛 ( 106 ) 는 비교 장치 ( 106 a ) 및 프로세서 ( 106 b ) 를 포함 한다 . 비교 장치 ( 106 a ) 는 저항 ( R 1 ~ R 4 ) 및 연산 증폭기 ( OPA ) 를 포함 한다 . 도 1 및 도 3 을 참조 로 제 1 제어 유닛 ( 106 ) 의 구조 를 예시 한다 . 저항 ( R 1 ) 은 제 1 단자 전압 ( V 1 ) 에 결합 되 고 , 저항 ( R 1 ) 은 저항 ( R 4 ) 및 연산 증폭기 ( OPA ) 의 양극 단자 에 도 결합 된다 . 저항 ( R 2 ) 은 제 2 단자 전압 ( V 2 ) 에 결합 되 고 , 저항 ( R 2 ) 도 역시 저장 ( R 4 ) 및 연산 증폭기 ( OPA ) 의 음극 단자 에 결합 된다 . 저항 ( R 4 ) 은 저항 ( R 1 ) 및 연산 증폭기 ( OPA ) 의 출력 단자 에 결합 된다 . 또한 , 연산 증폭기 ( OPA ) 는 양극 전력 단자 ( + Vcc ) 및 음극 전력 단자 ( - Vcc ) 에 결합 된다 . 구체 적 으로 , 본 실시 예 에서 , 저항 ( R 1 ~ R 4 ) 의 저항 은 동일 하 지만 , 본 발명 은 이 에 제한 되 지 않 는다 .