반도체 소자 의 제조 공정 에 있 어 여러 가지 이유 로 각 층 에서 지역 별 로 레벨 의 차이 가 발생 할 수 있 다 . 가령 , 셀 ( cell ) , 주변 ( peri ) 회로 지역 의 서로 다른 패턴 형성 및 막 적층 의 영향 으로 반도체 소자 의 단차 ( topology ) 가 형성 된다 . 이렇게 형성 된 단차 는 후속 되 는 노광 및 식각 공정 의 진행 에 있 어 많 은 어려움 을 주 게 된다 .