최근 , 고집 적 반도체 소자 의 디자인 룰 이 100 nm 급 이하 로 급격히 감소 함 에 따라 그 에 대응 하 여 트랜지스터 의 채널 길이 ( Length ) 와 폭 ( Width ) 이 감소 되 었 으며 , 접합 영역 으로 의 도핑 농도 는 증가 하 여 전계 ( Electric Field ) 증가 에 따른 접합 누설 전류 가 증가 하 게 되 었 다 .