구체 적 으로 , 각 워드 라인 ( WL 0 ~ WL 31 ) 과 연결 되 어 메모리 셀 - 실질 적 으로 일체 형 으로 형성 됨 - 로 기능 하 는 게이트 구조물 ( 210 A ) 은 게이트 절 연막 ( 203 ) , 플로팅 게이트 ( 204 ) , 유전체 막 ( 205 ) 및 컨트롤 게이트 ( 206 ) 가 적층 구조 로 형성 한다 . 이 에 반해 , 트랜지스터 ( 로직 소자 포함 ) 로 기능 하 는 게이트 구조물 ( 210 B ) 은 게이트 구조물 ( 210 A ) 과 동일 한 적층 구조 로 형성 되 나 , 유전체 막 ( 205 ) 이 관통 되 어 플로팅 게이트 ( 204 ) 와 컨트롤 게이트 ( 206 ) 가 서로 전기 적 으로 단락 된 구조 로 형성 한다 . 이때 , 게이트 절 연막 ( 203 ) 은 산화 막 또는 산화 막 과 질화 막 의 적층 구조 로 형성 할 수 있 다 . 또한 , 유전체 막 ( 205 ) 은 산화 막 - 질화 막 - 산화 막 의 적층 구조 또는 고유 전막 - Al 2 O 3 , HfO 2 , ZrO 2 - 중 선택 된 어느 하나 의 유전 막 또는 이 들 의 혼합 막 , 적층 막 으로 형성 할 수 있 다 . 또한 , 플로팅 게이트 ( 204 ) 와 컨트롤 게이트 ( 206 ) 은 폴리 실리콘 막 으로 형성 하 는 것 이 바람직 하 며 , 컨트롤 게이트 ( 206 ) 상부 에 는 접촉 저항 을 감소 시키 기 위해 금속 막 ( 207 ) , 예컨대 전이 금속 , 희토류 금속 , 이 들 의 혼합 막 , 질화 막 층 , 실리사이드 층 이 적층 된 적층 구조 로 형성 할 수 있 다 . 또한 , 금속 막 ( 207 ) 상부 에 는 이 들 을 보호 하 기 위한 완충 산화 막 ( 208 ) 과 하드 마스크 용 질화 막 ( 209 ) 을 더 형성 할 수 있 다 .