도 6 을 참조 하 여 살펴보 면 , 데이터 입력 타이밍 감지 부 ( 520 ) 는 페이지 버퍼 의 활성 화 를 감지 하 기 위한 제 1 감 지부 ( 521 ) , 어 드레스 입력 과 명령어 입력 을 감지 하 기 위한 제 2 감 지부 ( 522 ) 와 , 제 1 감 지부 ( 521 ) 의 출력 신호 ( PBDO _ P ) 와 , 제 2 감 지부 ( 522 ) 의 출력 신호 ( ACLE _ P ) 를 조합 하 여 데이터 입력 버퍼 의 인 에 이 블 타이밍 을 제어 하 는 제어 신호 ( RD _ CNTL ) 을 생성 하 는 제 3 감 지부 ( 523 ) 를 구비 한다 . 제 1 감 지부 ( 521 ) 는 페이지 버퍼 의 활성 화 를 감지 하 기 위한 페이지 버퍼 인 에 이 블 신호 ( PBDO ) 를 입력 받 는다 . 페이지 버퍼 는 플래시 메모리 장치 에 일반 적 으로 배치 되 는 회로 로서 , 코어 영역 인 단위 셀 에서 제공 되 는 데 어 터 를 버퍼링 하 기 위한 회로 이 다 . 페이지 버퍼 는 당업자 라면 플레시 메모리 장치 에 구비 되 는 것 을 쉽 게 알 수 있 기 때문 에 자세 한 설명 과 도시 는 생략 한다 .