판독 동작 또는 검증 동작 동안 에 , 메모리 셀 의 상태 는 비트 라인 에 연결 된 감지 증폭기 에 의해 탐지 된다 . 도 6 은 감지 증폭기 를 포함 하 는 도 4 의 칼럼 제어 회로 ( 304 ) 일부분 을 도시 하고 있 다 . 비트 라인 들 의 각 쌍 ( 예컨대 BLe 와 BLo ) 은 감지 증폭기 ( 400 ) 에 결합 되 어 있 다 . 감지 증폭기 는 3 개 의 데이터 래치 들 에 연결 되 어 있 는데 , 이 래치 들 은 제 1 데이터 래치 ( 402 ) , 제 2 데이터 래치 ( 404 ) , 제 3 데이터 래치 ( 406 ) 이 다 . 3 개 의 데이터 래치 들 각각 은 1 비트 의 데이터 를 저장 할 수 있 다 . 감지 증폭기 는 판독 동작 또는 검증 동작 동안 선택 된 비프 라인 의 전위 레벨 을 감지 하 고 , 2 진 방식 으로 감지 된 데이터 를 저장 하 며 , " 프로그램 동작 동안 에 비트 라인 전압 을 제어 한다 . 감지 증폭기 는 "" evenBL "" 과 "" oddBL "" 신호 들 중 하나 를 선택 함 에 의해 선택 된 비트 라인 에 선택 적 으로 연결 된다 . 데이터 래치 들 ( 402 ", 404 , 406 ) 은 판독 데이터 를 출력 시키 고 프로그램 데이터 를 저장 하 기 위해 I / O 라인 들 ( 408 ) 에 결합 된다 . I / O 라인 들 ( 408 ) 은 도 4 의 데이터 입력 / 출력 버퍼 ( 312 ) 에 연결 된다 . 데이터 래치 들 ( 402 , 404 , 406 ) 은 또한 상태 정보 를 수신 하 고 전송 하 기 위해 상태 라인 ( 들 ) 에 결합 된다 . 일 실시 예 에서 , 비트 라인 들 의 각 쌍 ( 짝수 및 홀수 ) 에 대한 감지 증폭기 , 제 1 데이터 래치 ( 402 ) , 제 2 데이터 래치 ( 404 ) , 제 3 데이터 래치 ( 406 ) 가 존재 한다 .