페이징 DCI CORESET 는 슬롯 의 제어 영역 , 예 를 들 어 , 처음 1 ~ 3 심볼 들 에 있 을 수 있 다는 점 에 유의 한다 . 페이징 DCI CORESET 는 또한 , 슬롯 에서 의 처음 1 ~ 3 심볼 제어 영역 외부 에 있 는 , 예 로서 14 개 심볼 슬롯 의 4 번 째 내지 14 번 째 심볼 들 에서 할당 될 수 있 다 . 페이징 DCI CORESET 는 제어 영역 외부 에서 스케줄링 될 때 , LTE 에서 ePDCCH 와 같 은 NR - PDSCH 에 피기백 되 는 DCI 이 거나 페이징 을 위해 PDCCH 및 PDSCH 양쪽 모두 를 포함 하 는 미니 슬롯 에서 의 DCI CORESET 일 수 있 다 . 페이징 DCI CORESET 는 동일 하 거나 상이 한 주파수 위치 를 갖 는 SS 블록 과 TDM ( 예 를 들 어 상이 한 심볼 들 에서 시간 분할 멀티 플렉 싱 ) 되 거나 SDM ( 예 를 들 어 상이 한 빔 들 상 에서 공간 분할 멀티 플렉 싱 ) 될 수 있 지만 , 페이징 DCI CORESET 는 또한 상이 한 주파수 위치 에서 SDM 된 조합 으로 또는 이러 한 조합 없이 FDM ( 예 를 들 어 주파수 에서 의 상이 한 물리 적 리소스 블록 들 에서 주파수 분할 멀티 플렉 싱 ) 될 수 있 다 .