도 14 는 도 13 에 도시 된 메모리 디바이스 중 하나 의 상세 사항 을 도시 한 것 이 다 . 도 14 를 참조 하 면 , 디바이스 ( i ) 는 입력 신호 ( 283 ) 를 수신 하 는 입력 회로 ( 282 ) , 출력 신호 ( 285 ) 를 제공 하 는 출력 회로 ( 284 ) , 클록 회로 ( 286 ) 및 메모리 코어 회로 ( 288 ) 를 갖 는다 . 클록 회로 ( 286 ) 는 입력 클록 신호 의 지연 을 조정 하 여 , 적절히 동기 된 클록 신호 를 생성 하 는 클록 재 생기 를 포함 한다 . 이 를 위해 , 예컨대 , PLL 또는 DLL 을 이용 하 여 , 클록 을 조정 하 거나 동기 하 기 위해 클록 재 생기 에 대한 여러 가능 구성 이 존재 한다 . 입력 소스 동기 클록 신호 CLKcsyci ( 287 ) 에 응답 하 여 , 클록 회로 ( 286 ) 는 각각 의 동작 을 위해 클록 을 입력 회로 ( 282 ) , 메모리 코어 회로 ( 288 ) 및 출력 회로 ( 284 ) 로 전송 한다 . 클록 회로 ( 286 ) 의 클록 재 생기 는 , 입력 소스 동기 클록 신호 CLKssyci ( 287 ) 와 동기 되 는 출력 소스 동기 클록 신호 CLKcsyco ( 289 ) 를 다음 디바이스 에 제공 한다 . 출력 클록 신호 CLKssyco ( 289 ) 는 입력 클록 신호 CLKssyci 의 재생 된 버전 이 다 . 입력 회로 ( 222 ) 및 출력 회로 ( 284 ) 는 클록 회로 ( 286 ) 에 의해 제공 되 는 클록 에 응답 하 여 인터페이스 동작 을 실행 한다 .