도 3 에 도시 하 는 반도체 장치 에 있 어서 , 데이터 의 기록 , 유지 , 및 판독 은 기본 적 으로 도 1 aa , 도 1 ab , 도 1 b , 도 2 a , 및 도 2 b 의 경우 와 마찬가지 다 . 도 4 에 도 3 에 따른 반도체 장치 의 기록 및 판독 동작 의 타이밍 차트 를 도시 한다 . 구체 적 으로 는 , 페이지 버퍼 의 래치 데이터 를 메모리 셀 어레이 에 기록 하 는 동작 과 , 메모리 셀 어레이 에 기록 된 데이터 를 판독 하 여 페이지 버퍼 에 데이터 래치 시키 는 동작 의 일례 를 설명 한다 . 타이밍 차트 중 의 CEB , WEB 등 의 명칭 은 타이밍 차트 에 도시 하 는 전위 가 공급 되 는 배선 을 나타내 고 , " 같 은 기능 을 갖 는 배선 이 복수 개 있 는 경우 에 는 배선 의 명칭 의 말미 ( 末尾 ) 에 "" 1 """," "" m """," "" n "" 등 을 기재 함 으로써 구별 한다 . 또한 ", 개시 하 는 발명 은 이하 에 나타내 는 배열 에 한정 되 지 않 는다 . 또한 , 본 실시 형태 에 나타내 는 회로 구성 은 CEB , WEB , REB 는 , 로우 전위 가 입력 되 면 액티브 가 되 지만 , 하이 전위 가 입력 되 어 액티브 가 되 는 회로 를 사용 하 여도 좋 다 .