게이트 들 ( 165 ) 은 서로 대향 하 고 있 기 때문 에 게이트 들 ( 165 ) 사이 에서 기생 커패시턴스 ( parasitic capacitance ) 가 발생 할 수 있 다 . 특히 , 게이트 들 ( 165 ) 의 상하 이격 거리 가 짧 아 질수록 기생 커패시턴스 가 커질 수 있 다 . 이러 한 기생 커패시턴스 의 증대 에 기인 하 여 반도체 메모리 소자 ( 1 ) 의 동작 에 신호 지연 ( RC delay ) 이 생길 수 있 다 . 게이트 들 ( 165 ) 사이 를 실리콘 산화 막 ( SiO 2 ) 과 같 은 절연체 로 채워 게이트 들 ( 165 ) 을 절연 시키 는 것 이 일반 적 이 다 . 실리콘 산화 막 은 대략 3 . 9 정도 의 유전율 을 가질 수 있 다 . 신호 속도 는 절연체 의 유전 율 이 낮 을수록 빨라 지 므로 , 게이트 들 ( 165 ) 사이 를 실리콘 산화 막 보다 낮 은 유전율 을 가지 는 물질 로 절연 시키 는 것 이 빠른 속도 의 소자 를 구현 하 는데 바람직 하 다 . 본 실시 예 에 의하 면 , 게이트 들 ( 165 ) 은 에어 갭 들 ( 116 ) 에 의해 상하 이격 되 며 절연 된다 . 에어 ( air ) 의 유전율 은 1 이 므로 게이트 들 ( 165 ) 간 의 기생 커패시턴스 내지 로딩 ( loading ) 커패시턴스 를 현저히 낮출 수 있 다 .