최근 , 반도체 소자 의 패턴 ( pattern ) 크기 및 디자인 룰 ( design rule ) 이 작 아 짐 에 따라 게이트 식각 후 프로파일 ( profile ) 및 게이트 산화 막 의 두께 제어 가 어려워졌 다 . 특히 , 수직 채널 구조 를 갖 는 트랜지스터 , 예컨대 리세 스 형 ( recess type ) , 핀 형 ( fin type ) , 새들 형 ( saddle type ) 핀 트랜지스터 등 다양 한 트랜지스터 구조 들 이 제안 되 면서 , 구조 적 측면 및 좀 더 나 은 소자 특성 을 위해 게이트 산화 막 의 두께 가 작아지 면서 게이트 식각 후 잔류 되 는 게이트 산화 막 의 두께 관리 가 더욱 어려워졌 다 .