그 다음 으로 , 도 4 의 ( n ) 과 같이 반도체 칩 ( 12 b ) 과 전기 적 으로 연결 되 는 제 1 비아 ( 14 ) 에 세 번 째 빌드 업 층 ( 30 a ) 을 적층 하 고 , 도 4 의 ( o ) 에 도시 된 바 와 같이 , 제 1 비아 ( 14 ) 의 위치 에서 비 아홀 ( 15 a ) 을 천공 한 후 , 도 4 의 ( p ) 와 같이 , 비 아홀 ( 15 a ) 의 내면 을 도금 하 여 제 2 비아 ( 15 ) 를 형성 한다 . 따라서 , 제 1 비아 ( 14 ) 와 전기 적 으로 연결 되 는 제 2 비아 ( 15 ) 를 구현 할 수 있 으며 , 결과 적 으로 반도체 칩 ( 12 b ) 의 전기 접점 ( 13 b ) 과 제 2 비아 ( 15 ) 를 전기 적 으로 연결 하 는 제 2 패키지 ( 200 ) 를 구현 할 수 있 다 .