도 4 는 본 발명 의 제 2 실시 예 에 따른 플로우 차트 이 다 . 본 발명 의 제 2 실시 예 는 종래 의 SMT 패키지 방법 을 개선 한 것 이 다 . 도 4 에 나타낸 바 와 같이 , 본 발명 은 다음 의 단계 들 을 포함 한다 . 단계 401 에서 는 패시브 소자 들 이 PCB 에 솔 더 링 된다 . 단계 402 에서 는 다이가 PCB 의 표면 에 접착 된다 . 이 시점 까지 는 본 발명 의 상기 단계 들 은 종래 의 SMT 패키지 방법 들 의 단계 들 과 동일 하 다 .