일부 실시 예 에서 , 방열 네트워크 는 ( i ) 칩 의 다단 금속화 층 내 에 배치 된 다단 열 전도성 구 조체 ( 예 , 다단 금속화 층 ( 118 , 120 ) 에 각각 배치 된 다단 열 전도성 구 조체 ( 150 , 154 ) ) , ( ii ) 인접 한 칩 쌍 사이 에 배치 된 수직 열 전도성 구 조체 ( 예 , 접합 구조 체 ( 152 ) ) , ( iii ) 2 개 이상 의 칩 사이 에 배치 된 수직 열 전도성 구 조체 ( 예 , 열 전도성 TOV 및 / 또는 TSV ( 148 A ) ) , 또는 ( iii ) 이 들 의 조합 에 연결 된 단일 의 또는 다층 방열 층 을 포함 한다 . 적층 장치 ( 100 ) 에서 방열 네트워크 의 일부인 열 전도성 구조 체 모두 는 도 1 및 후속 도면 에서 십 자형 해칭 패턴 으로 표현 된 반면 , 적층 장치 ( 100 ) 에서 전기 신호 전파 에 사용 되 는 전기 전도성 구조 체 는 도 1 및 그 후속 도면 에서 회색 으로 음영 처리 된다 . 또한 , 방열 네트워크 의 구조 체 들 은 전기 신호 전파 에 사용 되 는 전기 전도성 구 조체 와 전기 적 으로 절연 된다 .