따라서 , 캐시 서브 어레이 내 메모리 셀 의 로우 의 개수 및 / 또는 디 지트 라인 당 메모리 셀 의 대응 하 는 개수 가 저장 서브 어레이 내 메모리 셀 의 로우 의 개수 및 / 또는 저장 서브 어레이 의 디 지트 라인 당 메모리 세의 대응 하 는 개수 보다 적 거나 , 동일 하 거나 , 많 을 수 있 다 . 일부 실시 예 에서 , 긴 디 지트 라인 서브 어레이 의 로우 내 다수 의 메모리 셀 이 짧 은 디 지트 라인 서브 어레이 의 로우 내 다수 의 메모리 셀 과 상이 할 수 있 다 . 예 를 들 어 , 2 T 2 C 로 구성 된 짧 은 디 지트 라인 서브 어레이 의 메모리 셀 이 1 T 1 C 로서 구성 된 긴 디 지트 라인 서브 어레이 의 메모리 셀 의 대략 두 배 넓 을 수 있 는데 , 왜냐하면 2 T 2 C 메모리 셀 은 두 개 의 트랜지스터 및 두 개 의 커패시터 를 가지 며 반면 에 1 T 1 C 메모리 셀 은 하나 의 트랜지스터 및 하나 의 커패시터 를 갖 기 때문 이 다 . 칩 및 / 또는 뱅크 아키텍처 상 에 서브 어레이 의 이 들 두 가지 구성 의 폭 을 통합 하 기 위해 , 로우 의 메모리 셀 의 개수 가 조절 될 수 있 다 , 가령 , 짧 은 디 지트 라인 서브 어레이 가 , 예 를 들 어 , 긴 디 지트 라인 서브 어레이 의 로우 에서 의 메모리 셀 의 약 절반 을 가질 수 있 도록 조절 될 수 있 다 . 제어기 는 이 들 두 가지 서브 어레이 구성 간 데이터 값 의 이동 을 수용 하 라는 명령 을 갖 거나 이 에 지시 받 을 수 있 다 .