반도체 메모리 소자 ( 1 ) 는 복수 의 활성 영역 ( 118 ) 을 가지 는 기판 ( 110 ) , 기판 ( 110 ) 내 에 형성 된 복수 의 워드 라인 트렌치 ( 120 T ) 내부 에 순차 적 으로 형성 된 복수 의 게이트 유전 막 ( 122 ) , 복수 의 워드 라인 ( 120 ) , 및 복수 의 매몰 절 연막 ( 124 ) , 소자 분리 막 ( 116 ) , 복수 의 활성 영역 ( 118 ) , 및 복수 의 매몰 절 연막 ( 124 ) 을 덮 는 절 연막 패턴 ( 112 , 114 ) , 절 연막 패턴 ( 112 , 114 ) 상 에 복수 의 비트 라인 구 조체 ( 140 ) , 복수 의 절연 펜스 ( 180 ) 및 복수 의 비트 라인 구 조체 ( 140 ) 의 양 측벽 을 덮 는 복수 의 절연 스 페이서 구조 체 ( 150 ) 에 의하 여 한정 되 는 공간 의 하측 부분 을 채우 며 복수 의 활성 영역 ( 118 ) 과 연결 되 는 복수 의 베리드 콘 택 ( 170 ) 과 상측 부분 을 채우 며 비트 라인 구 조체 ( 140 ) 의 상측 부분 으로 연장 되 는 복수 의 랜딩 패드 ( 190 ) , 및 복수 의 랜딩 패드 ( 190 ) 와 연결 되 는 복수 의 하부 전극 ( 210 ) , 커패시터 유전 막 ( 220 ) , 및 상부 전극 ( 230 ) 으로 이루어지 는 복수 의 커패시터 구 조체 ( 200 ) 를 포함 한다 .