논리 회로 ( 440 ) 는 , NAND 게이트 ( NAND 1 ) , NAND 게이트 ( NAND 2 ) , 반전 게이트 ( INV 2 ) 를 포함 한다 . NAND 게이트 ( NAND 1 ) 는 , 트랜지스터 ( N 3 ) 의 제 1 단 및 센스 앰프 래치 회로 ( 420 ) 에 결합 되 고 , NAND 게이트 ( NAND 1 ) 의 입력단 은 , 래치 전압 ( VL 2 ) 및 제 3 인 에 이 블 신호 ( SENSE 3 ＿ t ) 를 수신 하 여 NAND 논리 연산 을 실시 하 고 , 반전 게이트 ( INVA ) 및 반전 게이트 ( INVB ) 에 의해 버퍼링 을 실시 해 , 센싱 데이터 ( SD [ m ] [ n ] ) 를 생성 한다 . NAND 게이트 ( NAND 2 ) 는 , 센스 앰프 래치 회로 ( 420 ) 와 트랜지스터 ( N 3 ) 의 제 1 단 에 결합 되 고 , 래치 전압 ( VL 2 ) 과 제 1 기입 인 에 이 블 신호 ( EFWRTACT ＿ t ) 를 수신 하 여 반전 ( 反轉 ) 기입 데이터 ( BWD [ m ] [ n ] ) 를 생성 하 도록 배치 된다 . 반전 게이트 ( INV 2 ) 는 , NAND 게이트 ( NAND 2 ) 에 결합 되 고 , 반전 기입 데이터 ( BWD [ m ] [ n ] ) 를 수신 하 여 기입 데이터 ( WD [ m ] [ n ] ) 를 생성 한다 .