도 2 에 도시 된 바 와 같이 , 본 발명 의 구성 은 하드웨어 적 구성 으로 는 FPGA 안 에 구현 되 는 것 으로서 , 입력 버퍼 ( 111 ) 와 , 패킷 메모리 ( 112 ) 와 , 헤더 분리기 ( 113 ) 와 , 헤 더필드 큐 / 패킷 처리 기 ( 114 ) 와 , 테이블 관리기 ( 115 ) 와 , 스 케 쥴 러 ( 116 ) 와 , TCAM - SRAM ( 117 ) 와 , 상태 검사기 ( 118 ) 와 , 포워딩 부 ( 119 ) 와 , 작업 큐 ( 120 ) 와 , 출력 버퍼 ( 121 ) 를 포함 하 여 구성 된다 .