신호 들 ( VRE 1 _ U 및 VRE 1 _ B ) 이 상이 한 증폭 경로 들 을 통해 각각 증폭 되 고 증폭 경로 들 의 이득 들 사이 에 미스 매칭 이 발생 하 는 경우 , 신호 들 ( VRE 1 _ U 및 VRE 1 _ B ) 에 대한 이득 교정 ( gain calibration ) 이 필요 할 수 있 다 . 증폭 회로 ( 120 ) 는 하나 의 증폭 경로 를 통해 신호 들 ( VRE 2 _ U 및 VRE 2 _ B ) 을 증폭 시키 므로 , 전자 회로 ( 100 ) 를 설계 하 는 데 있 어 신호 들 ( VRE 2 _ U 및 VRE 2 _ B ) 에 대한 이득 교정 을 수행 하 기 위한 추가 적 인 전자 회로 들 이 요구 되 지 않 을 수 있 다 . 전자 회로 ( 100 ) 가 이득 교정 을 위한 추가 적 인 회로 들 을 포함 하 지 않 기 때문 에 , 전자 회로 ( 100 ) 는 적 은 전력 만 을 소비 하 고 , 작 은 면적 상 에 배치 되 도록 설계 될 수 있 다 .