본 개시 의 또 다른 양상 에 따르 면 , 반도체 디바이스 는 기판 위 에 제공 된 제 1 아이 솔 레 이 션 절연 층 으로부터 돌출 하 는 핀 구조물 들 을 포함 한다 . 상기 핀 구조물 들 의 각각 은 , 상기 기판 으로부터 돌출 하 는 핀 하부 , 상기 핀 하부 위 에 배치 된 버퍼 반도체 층 , 및 상기 버퍼 반도체 층 상 에 배치 되 며 상기 버퍼 반도체 층 과 는 상이 한 격자 상수 를 갖 는 채널 반도체 층 을 포함 한다 . 반도체 디바이스 는 , 상기 제 1 아이 솔 레 이 션 절연 층 위 에 배치 되 며 상기 제 1 아이 솔 레 이 션 절연 층 과 는 상이 한 절연 재료 로 제조 된 제 2 아이 솔 레 이 션 절연 층 , 상기 핀 구조물 들 각각 의 채널 영역 위 에 배치 된 게이트 유전체 층 , 상기 게이트 유전체 층 위 에 배치 된 게이트 전극 층 , 상기 핀 구조물 들 의 소스 / 드레 인 영역 들 위 에 배치 되 며 상기 제 2 아이 솔 레 이 션 절연 층 과 접촉 하 는 병합 된 베이스 반도체 에피 텍 셜 층 , 및 상기 베이스 반도체 에피 텍 셜 층 위 에 배치 된 캡 반도체 에피 텍 셜 층 을 더 포함 한다 . 상기 캡 반도체 에피 텍 셜 층 은 상기 병합 된 베이스 반도체 에피 텍 셜 층 과 는 상이 한 격자 상수 를 갖 는다 . 소스 - 드레 인 방향 을 따른 상기 캡 반도체 에피 텍 셜 층 의 표면 거칠 기 는 , 0 보다 더 크 고 , 상기 소스 - 드레 인 방향 을 따른 상기 병합 된 베이스 반도체 에피 텍 셜 층 의 표면 거칠 기 보다 더 작 다 .