이상 에서 살펴본 바 와 같이 , 본 발명 에 따른 반도체 소자 의 제조 방법 은 게이트 스 페이서 형성 시 소자 분리 막 상부 에 스 페이서 패턴 을 남겨 ESD 실리콘 층 간 의 절연 패턴 으로 사용 함 으로써 상승 된 ( Elevated ) 소스 / 드레 인 구조 를 갖 는 트랜지스터 들 이 전기 적 으로 단락 되 는 현상 을 방지 할 수 있 는 효과 를 제공 한다 .