도 6 은 도 4 또는 5 의 플로팅 노드 방지 회로 의 다른 실시 예 를 도시 한 도면 이 다 . 도 6 에 도시 된 바 와 같이 , 플로팅 노드 방지 회로 는 딜레이 부 의 구동 여부 에 상관없이 노드 1 , 노드 2 , 노드 3 ( ND 1 , ND 2 , ND 3 ) 의 전위 를 ' 하이 ( HIGH ) ' 또는 ' 로우 ( LOW ) ' 레벨 로 고정 하 는 래치 회로 일 수 있 다 . 따라서 플로팅 노드 방지 회로 는 해당 노드 ( ND 1 , ND 2 , ND 3 ) 가 플로팅 될 때 딜레이 부 ( delay ) 의 인버터 에 의한 전류 소모 를 방지 하 게 된다 .