이상 과 같이 , 제 1 내지 제 4 실시 형태 의 복조 회로 는 , 트랜지스터 , 다이오드 , 캐 패 시터 및 바이어스 전류 원 을 갖 는다 . 하이 레벨 입력 전류 ( IsH ) 로부터 임계 값 전류 ( Ib ) 를 뺀 전류 가 트랜지스터 ( 101 ) 에 흐르 도록 , 트랜지스터 ( 101 ) 의 게이트 전압 ( Vp ) 이 균형 잡힌다 . 캐 패 시터 ( 105 ) 는 , 그 트랜지스터 ( 101 ) 의 게이트 전압 을 기억 한다 . 하이 레벨 입력 전류 ( IsH ) 가 흐를 때 의 트랜지스터 ( 101 ) 의 드레 인 전압 ( Vi ) 이 기준 전압 ( Vp ) 보다 도 높 은 전압 으로 설계 된다 . 로우 레벨 입력 전류 ( IsL ) 는 , 하이 레벨 입력 전류 ( IsH ) 로부터 임계 값 전류 ( Ib ) 를 뺀 전류 값 보다 도 작 다 . 로우 레벨 입력 전류 ( IsL ) 가 흐를 때 의 트랜지스터 ( 101 ) 의 드레 인 전압 ( Vi ) 은 , 기준 전압 ( Vp ) 보다 도 낮 은 전압 으로 설계 된다 . 또한 , 상기 전계 효과 트랜지스터 를 대신 해서 , 바이 폴러 트랜지스터 를 이용 해도 좋 다 .