래치 동작 시 비트 라인 ( BLe ) 의 디 벨 로프 결과 가 하이 레벨 을 나타내 면 ( 즉 , 대응 되 는 메모리 셀 이 프로그램 된 셀 이 면 ) , NMOS 트랜지스터 들 ( 203 , 204 ) 는 모두 턴 온 된다 . 따라서 , " 초기 에 논리 "" 1 "" 로 설정 되 었 던 래치 노드 ( DO ) 의 값 이 논리 "" 0 "" 으로 변환 된다 . 그 결과 "," 래치 노드 ( DO ) 에 는 논리 "" 0 "" 의 데이터 가 래치 된다 . 그리고 ", 비트 라인 ( BLe ) 의 디 벨 로프 결과 가 로우 레벨 을 나타내 면 ( 즉 , 대응 되 는 메모리 셀 이 소거 된 셀 이 면 ) , NMOS 트랜지스터 ( 203 ) 는 턴 오프 되 고 , NMOS 트랜지스터 ( 204 ) 는 턴 온 된다 . 즉 , 감지 노드 와 NMOS 트랜지스터 ( 204 ) 사이 에 형성 되 는 경로 가 차단 된다 . 그 결과 , " 초기 에 논리 "" 1 "" 로 설정 되 었 던 래치 노드 ( DO ) 의 값 은 논리 "" 1 "" 의 상태 를 그대로 유지 하 고 "," 래치 노드 ( DO ) 에 는 논리 "" 1 "" 의 데이터 가 래치 된다 . 이 와 같 은 페이지 버퍼 ( 200 ) 의 감지 및 래치 동작 은 정상 읽 기 동작 과 카피 - 백 을 위한 읽 기 동작 모두 에 대해 공통 으로 적용 된다 . "