상기 한 쌍 의 제 1 셀 트랜지스터 를 덮 는 제 1 절연 층 ( 150 ) 을 형성 한다 . 상기 제 1 절연 층 ( 150 ) 은 차례 로 적층 된 제 1 하부 층 ( 141 ) 및 제 1 상부 층 ( 142 ) 을 포함 한다 . 구체 적 으로 , 상기 제 1 하부 층 ( 141 ) 을 상기 반도체 기판 ( 100 ) 전면 상 에 형성 하 고 , 상기 제 1 하부 층 ( 141 ) 을 관통 하 는 제 1 소스 플러그 ( 314 a ) 및 한 쌍 의 제 1 하부 드레 인 플러그 ( 314 b ) 를 형성 한다 . 상기 제 1 소스 플러그 ( 314 a ) 는 상기 제 1 소스 영역 ( 312 s ) 에 접속 된다 , 상기 한 쌍 의 제 1 하부 드레 인 플러그 ( 314 b ) 는 상기 한 쌍 의 제 1 드레 인 영역 ( 312 d ) 에 각각 접속 된다 .