도시 한 바 와 같이 , 제 1 내지 제 3 블록 ( B 1 , B 2 , B 3 ) 으로 구분 된 기판 ( 130 ) 상 에 일 방향 으로 상기 제 1 내지 제 3 블록 ( B 1 , B 2 , B 3 ) 에 각각 대응 하 여 구성 된 복수 의 제 1 내지 제 3 게이트 라인 ( GL 1 , GL 2 , GL 3 ) 과 , 상기 제 1 내지 제 3 게이트 라인 ( GL 1 , GL 2 , GL 3 ) 과 수직 교차 하 여 매트릭스 형태 를 이루 는 복수 의 데이터 라인 ( DL ) 과 , 상기 복수 의 제 1 내지 제 3 게이트 라인 ( GL 1 , GL 2 , GL 3 ) 과 상기 복수 의 데이터 라인 ( DL ) 의 교차 지점 에 일 대 일 대 응 되도록 구성 된 박막 트랜지스터 ( T ) 와 화소 전극 ( 140 ) 과 , 상기 기판 ( 130 ) 과 이격 된 일 측 에 구성 된 제 1 내지 제 3 구동 IC ( 171 , 172 , 173 ) 를 통해 상기 제 1 내지 제 3 게이트 라인 ( GL 1 , GL 2 , GL 3 ) 에 스캔 신호 를 인가 하 는 게이트 구동 부 ( 180 ) 와 , 상기 데이터 라인 ( DL ) 에 데이터 신호 를 인가 하 는 데이터 구동 부 ( 190 ) 가 위치 한다 .