한편 , 백 채널 에치 할 때 저항성 접촉 패턴 ( 164 a , 164 b ) 과 게이트 절 연막 ( 140 ) 을 함께 식각 할 수 있 는 조건 에서 수행 함 으로써 게이트 절 연막 ( 140 ) 의 두께 를 어느 정도 얇 게 할 수 있 다 . 이 때 게이트 절 연막 ( 140 ) 은 회로 반도체 ( 154 a ) 및 표시 반도체 ( 154 b ) 로 덮여 있 는 부분 은 식각 되 지 않 고 그 이외 의 부분 만 식각 되 므로 , 회로 반도체 ( 154 a ) 와 표시 반도체 ( 154 b ) 로 덮여 있 지 않 은 부분 의 게이트 절 연막 ( 140 ) 이 회로 반도체 ( 154 a ) 및 표시 반도체 ( 154 b ) 의 하부 에 위치 하 는 게이트 절 연막 ( 140 ) 보다 두께 가 얇 아 진다 . 이 와 같이 백 채널 에치 단계 에서 게이트 절 연막 ( 140 ) 의 두께 를 낮춤 으로써 유지 축전기 ( storage capacitor ) 의 용량 을 높일 수 있 는 동시 에 , 제 어 전극 ( 124 a , 124 b ) 과 반도체 ( 154 a , 154 b ) 사이 에 위치 하 는 게이트 절연 막 은 두께 가 그대로 유지 되 므로 박막 트랜지스터 의 특성 이 영향 을 미치 는 것 을 방지 할 수 있 다 .