이 때 , 실리콘 ( Si ) 층 ( 110 ) 및 질화 실리콘 ( SiN ) 층 ( 120 ) 의 윗 쪽 에서 서로 다른 깊이 에 위치 하 는 텅스텐 층 ( 130 ) 각각 의 깊이 까지 일괄 하 여 산화 실리콘 층 ( 140 ) 을 에칭 한다 . 디바이스 구조 의 세대 가 높 아 질수록 , 적층 수 는 더 증가 하 며 , 그 에 따라 애 스펙 트 비 ( Aspect Ratio : AR ) 도 매우 커 지 고 , Depth Loading 도 보다 현저 해져서 에칭 시간 의 대폭 적 증가 가 예상 된다 .