제 1 실시 에 와 마찬가지 로 , 반도체 기판 에 복수 개 의 평행 한 게이트 패턴 들 이 제 1 방향 으로 신장 되 어 있 다 . 낸드 형 셀 어레이 에서 , 상기 게이트 패턴 들 은 접지 선택 라인 ( GSLn ) 및 스트링 선택 라인 ( SSLn ) , 그리고 상기 접지 선택 라인 ( GSLn ) 및 상기 스트링 선택 라인 ( SSLn ) 사이 에 배치 된 복수 개 의 워드 라인 들 ( WLn ) 을 포함 한다 . 또한 , 상기 게이트 패턴 들 은 복수 개 의 게이트 패턴 세트 ( STRn ) 으로 구분 될 수 있 다 . 상기 게이트 패턴 세트 ( STRn ) 은 상기 게이트 패턴 들 은 접지 선택 라인 ( GSLn ) 및 스트링 선택 라인 ( SSLn ) , 그리고 상기 접지 선택 라인 ( GSLn ) 및 상기 스트링 선택 라인 ( SSLn ) 사이 에 배치 된 복수 개 의 워드 라인 들 ( WLn ) 으로 구성 될 수 있 다 .