다음 으로 , 외부 전압 ( VDD ) 레벨 이 1 . 6 ( V ) 이상 이 고 2 . 0 ( V ) 이 하인 경우 에 는 제 1 제어 신호 ( SAP 1 B ) 는 지연 부 ( 22 ) 의 기 설정 된 지연 구간 동안 로우 레벨 로 인 에 이 블 된 후 하이 레벨로 디스 에이블 되 고 , 제 2 제어 신호 ( SAP 1 B ) 는 상기 지연 구간 동안 하이 레벨로 디스 에 이 블 된 후 로우 레벨로 인 에 이 블 된다 . 따라서 , 지연 부 ( 22 ) 의 기 설정 된 지연 구간 동안 에 는 PMOS 트랜지스터 ( P 33 ) 가 턴 온 되 고 PMOS 트랜지스터 ( P 34 ) 는 턴 오프 되 어 제 1 센스 앰프 바이어스 전위 ( RTO ) 를 외부 전압 ( VDD ) 으로 구동 시킨다 . 한편 , 상기 지연 구간 경과 후 에 는 PMOS 트랜지스터 ( P 33 ) 는 턴 오프 되 고 PMOS 트랜지스터 ( P 34 ) 는 턴 온 되 어 제 1 센스 앰프 바이어스 전위 ( RTO ) 를 코어 전압 ( VCORE ) 으로 구동 시킨다 .