본 발명 은 반도체 메모리 장치 의 주변 회로 레이아웃 방법 에 관하 여 개시 한다 . 개시 된 본 발명 은 리페 어 어 드레스 정보 를 갖 는 하나 이상 의 퓨즈 셋 을 이격 하 여 평행 하 게 배치 하 는 단계 ; 상기 각 퓨즈 셋 에 대응 되 며 상기 퓨즈 셋 의 출력 과 입력 어드레스 를 비교 하 여 비교 신호 를 출력 하 는 하나 이상 의 어드레스 비 교부 를 상기 퓨즈 셋 사이 에 마주 보 게 이격 하 여 배치 하 는 단계 ; 및 상기 다수 의 어드레스 비 교부 에 대응 되 며 상기 비교 신호 를 조합 하 여 리페 이 판단 신호 를 출력 하 는 어드레스 제 어부 를 상기 어드레스 비 교부 사이 에 배치 하 는 단계 ; 를 포함 함 을 특징 으로 하 고 , 반도체 메모리 장치 의 면적 을 개선 하 며 , 리페 어 동작 속도 를 개선 하 는 효과 가 있 다 .