다음 으로 , 주변 회로 블록 에 대해서 설명 한다 . 본 발명 에 따른 상변화 메모리 에서 취급 하 는 기억 정보 , 커맨드 신호 , 어 드레스 신호 의 각각 은 , 입출력 선 IO [ 7 : 0 ] 으로부터 글로벌 버퍼 ( Global Buffer ) 혹은 출력 드라이버 ( Output Driver ) 를 통하 여 수수 된다 . 글로벌 버퍼 ( Global Buffer ) 는 제 어 신 호군 CTL 1 에 의해 제어 된다 . 기억 정보 는 , 또한 글로벌 버퍼 ( Global Buffer ) 혹은 출력 드라이버 ( Output Driver ) 와 입출력 선 버퍼 군 및 래치 회로 군 ( I / O Buffers ＆ Latches ) 사이 를 , 대응 하 는 글로벌 버스 GBUS 1 혹은 글로벌 버스 GBUS 2 를 통하 여 전송 된다 . 입출력 선 버퍼 군 및 래치 회로 군 ( I / O Buffers ＆ Latches ) 은 제 어 신 호군 CTL 2 에 의해 제어 된다 . 커맨드 신호 는 , 글로벌 버퍼 ( Global Buffer ) 로부터 칩 내부 버스 IBUS 를 통하 여 커맨드 레지스터 및 제 어 논리 회로 ( Command Resister ＆ Control Logic ) 에 전송 된다 . 또한 , 어 드레스 신호 IA [ 30 : 0 ] 은 , 동일 하 게 IBUS 를 통하 여 , 어 드레스 버퍼 군 및 래치 군 에 전송 된다 . 구체 적 으로 는 , 어 드레스 신호 IA [ 11 : 0 ] 은 컬럼 어드레스 버퍼 군 및 래치 군 ( Y - Buffers ＆ Latches ) 에 전송 된다 . 어 드레스 신호 IA [ 30 : 12 ] 는 로우 어드레스 버퍼 군 및 래치 군 ( X - Buffers ＆ Latches ) 에 전송 된다 .