도 15 는 도 13 에 도시 된 바 와 같이 메모리 제어기 및 직렬 접속 되 는 다수 의 메모리 디바이스 를 갖 는 시스템 을 도시 한 것 이 다 . 이 시스템 은 소스 동기 클록 구조 를 갖 는다 . 이 시스템 에서 , 최종 디바이스 는 제어기 에 접속 된다 . 도 15 를 참조 하 면 , 시스템 은 메모리 제어기 ( 310 ) 및 , 소스 동기 클록 구조 를 가진 직렬 접속 된 다수 의 메모리 디바이스 ( 312 - 1 - 312 - 4 ) 를 포함 한다 . 각 디바이스 는 도 10 A 의 디바이스 와 유사 하 지만 , 클 로킹 은 도 10 A 의 클 로킹 과 상이 하 다 . 각 디바이스 는 이전 의 구성 요소 ( 메모리 디바이스 또는 제 1 메모리 디바이스 또는 디바이스 1 에 대한 메모리 제어기 ) 로부터 클록 신호 를 수신 한다 . 각 디바이스 는 내부 클록 을 생성 하 기 위한 ( 도시 되 지 않 은 ) PLL 을 갖 는다 . 클록 동기 를 위해 PLL 을 갖 는 아키 텍 쳐 특징 디바이스 의 예시 적 상세 사항 은 국제 공개 번호 WO / 2008 / 067636 ( 2008 년 6 월 12 일 ) 에 제공 된다 .