도 3 c 및 도 3 d 를 참조 하 면 , 상기 제 1 트랜지스터 영역 ( 50 ) 내 의 더미 층 ( 128 ) , 금속 함 유막 ( 115 ) 및 고유 전막 ( 110 ) 을 연속 적 으로 패 터닝 하 여 차례 로 적층 된 제 1 고유 전 패턴 ( 110 a ) , 제 1 금속 함유 패턴 ( 115 a ) 및 제 1 더미 게이트 패턴 ( 130 a ') 을 형성 할 수 있 다 . 상기 제 1 더미 게이트 패턴 ( 130 a ') 은 차례 로 적층 된 제 1 더미 반도체 패턴 ( 125 a ) 및 제 1 더미 하드 마스크 패턴 ( 127 a ) 을 포함 할 수 있 다 . 상기 제 2 트랜지스터 영역 ( 60 ) 내 의 더미 층 ( 128 ) , 금속 함 유막 ( 115 ) 및 고유 전막 ( 110 ) 을 연속 적 으로 패 터닝 하 여 차례 로 적층 된 제 2 고유 전 패턴 ( 110 b ) , 제 2 금속 함유 패턴 ( 115 b ) 및 제 2 더미 게이트 패턴 ( 130 b ') 을 형성 할 수 있 다 . 상기 제 2 더미 게이트 패턴 ( 130 b ') 은 차례 로 적층 된 제 2 더미 반도체 패턴 ( 125 b ) 및 제 2 더미 하드 마스크 패턴 ( 127 b ) 을 포함 할 수 있 다 . 상기 수동 소자 영역 ( 70 ) 내 의 더미 층 ( 128 ) 을 패 터닝 하 여 차례 로 적층 된 수동 소자 패턴 ( 125 r ) 및 캐 핑 하드 마스크 패턴 ( 127 r ) 을 형성 할 수 있 다 .