본 명세서 에 기술 된 퓨즈 어레이 ( fuse array : 40 ) 는 교차점 아키텍처 ( crosspoint architecture ) 로 인해 매우 소형 이 고 적 은 반도체 면적 을 이용 한다 . 개시 된 교차점 아키텍처 는 , 각 비트 셀 ( 예 를 들 면 , 50 및 60 ) 을 통해 수평 으로 또는 수직 으로 이어져야 하 는 도전체 들 의 수 를 감소 시킨다 . 결과 적 으로 , 각 비트 셀 에 요구 된 면적 은 상당히 감소 된다 . 한 실시 예 에서 , 다양 한 워드 라인 들 ( 70 , 72 , 74 ) 및 비트 라인 들 ( 80 , 82 , 84 ) 에 대한 선택 된 전압 들 의 집합 은 더욱 조밀 한 분포 의 임피던스 들 을 갖 는 프로그래밍 된 퓨즈 들 ( 60 내지 68 ) 을 생성 하 도록 퓨즈 들 을 프로그래밍 하 는 데 이용 된다 . 유사 하 게 , 다양 한 워드 라인 들 ( 70 , 72 , 74 ) 및 비트 라인 들 ( 80 , 82 , 84 ) 에 대한 선택 된 전압 들 의 집합 은 퓨즈 들 ( 60 내지 68 ) 을 독 출하 는 데 이용 된다 .