일부 경우 들 에서 , 메모리 디바이스 는 복수 의 제어 회로 부분 들 및 복수 의 메모리 세그먼트 들 을 포함 하 는 기판 층 을 포함 하 고 , 각각 의 메모리 세그먼트 는 코어 부분 및 경계 부분 들 을 포함 하 고 , 상기 경계 부분 들 은 제 1 구성 을 갖 는 제 1 복수 의 디코더 들 을 포함 하 는 제 1 경계 부분 및 제 2 구성 을 갖 는 제 2 복수 의 디코더 들 을 포함 하 는 제 2 경계 부분 을 포함 하 고 , 상기 코어 부분 은 제 3 구성 을 갖 는 제 3 복수 의 디코더 들 을 포함 하 며 , 상기 제어 회로 부분 은 상기 제 1 복수 의 디코더 들 , 상기 제 2 복수 의 디코더 들 , 및 상기 제 3 복수 의 디코더 들 을 제외 할 수 있 다 . 상기 기판 층 은 제어 회로 부분 들 및 메모리 세그먼트 들 의 교번 하 는 패턴 의 상기 메모리 세그먼트 들 에 인접 하 게 상기 제어 회로 부분 이 구성 되 고 , 각각 의 메모리 세그먼트 의 상기 제 1 경계 부분 은 상기 메모리 세그먼트 의 상기 코어 부분 의 제 1 보더 에 인접 하 고 , 상기 메모리 세그먼트 의 제 2 경계 부분 은 상기 제 1 보더 에 대향 하 는 상기 코어 부분 의 제 2 보더 에 인접 하 다 . 상기 메모리 디바이스 는 각각 의 메모리 세그먼트 의 코어 부분 및 상기 제 1 경계 부분 및 상기 제 2 경계 부분 의 적어도 일부 에 오버레이 하 는 메모리 셀 들 의 어레이 를 또한 포함 할 수 있 고 , 각각 의 메모리 세그먼트 에 오버레이 하 는 상기 메모리 셀 들 의 어레이 의 부분 은 복수 의 액세스 라인 들 을 통해 상기 메모리 세그먼트 의 상기 제 1 복수 의 디코더 들 , 상기 제 2 복수 의 디코더 들 , 및 상기 제 3 복수 의 디코더 들 과 결합 된다 . 일부 경우 들 에서 , 상기 제 1 경계 부분 및 상기 제 2 경계 부분 에 오버레이 하 는 상기 메모리 셀 의 어레이 의 부분 은 활성 메모리 셀 들 을 포함 하 여서 상기 코어 부분 에 오버레이 하 는 상기 메모리 셀 들 의 어레이 에 의해 생성 된 출력 에 추가 하 여 잉여 출력 을 생성 한다 .