플립 칩 반도체 패키지 ( flip chip semiconductor package ) 또는 웨이퍼 레벨 패키지 ( wafer level package , WLP ) 는 통상 적 으로 고속 , 고밀도 및 큰 핀 ( pin ) 수 를 요구 하 는 집 적 회로 ( IC ) 에 일반 적 으로 사용 된다 . 플립 칩 스타일 반도체 소자 ( 10 ) 는 도 1 에 도시 된 바 와 같이 , 다이 ( 14 ) 의 액티브 영역 ( 12 ) 을 칩 캐리어 기판 또는 프린트 회로 보드 ( 16 ) ( PCB ) 를 향하 여 아래 로 접하 도록 장착 시키 는 것 을 포함 한다 . 그 액티브 영역 ( 12 ) 은 다이 의 전기 적 설계 에 따른 액티브 및 패시브 장치 들 , 도전 층 들 및 절연 층 들 을 포함 한다 . 아 날로 그 회로 들 이 액티브 영역 ( 12 ) 내 에 형성 된 하나 이상 의 패시브 장치 의 조합 에 의해 생성 되 고 전기 적 으로 상호 접속 될 수 있 다 . 예 를 들 면 , 하나 의 아날로그 회로 는 액티브 영역 ( 12 ) 내 에 형성 된 하나 이상 의 인덕 터 , 캐 패 시터 그리고 레지스터 를 포함 할 수 있 다 . 전기 적 및 기계 적 상호 접속 들 이 다수 의 개별 적 인 도전 성 솔 더 범프 들 또는 볼 ( 22 ) 들 을 포함 하 는 솔 더 범프 구조 체 ( 20 ) 를 통해서 달성 된다 . 솔 더 범프 들 은 액티브 영역 ( 12 ) 상 에 놓인 범프 패드 들 또는 상호 접속 사이트 ( 24 ) 상 에 형성 된다 . 범프 패드 ( 24 ) 들 은 액티브 영역 ( 12 ) 의 도전 트랙 들 에 의해 액티브 회로 에 연결 된다 . 솔 더 범프 ( 22 ) 들 은 솔 더 리플 로우 ( reflow ) 공정 에 의해 캐리어 기판 ( 16 ) 상 의 접촉 패드 또는 상호 접속 사이트 ( 26 ) 에 전기 적 또는 기계 적 으로 연결 된다 . 신호 전파 를 감소 시키 고 , 캐 패 시턴 스 를 낮추 고 , 전반 적 으로 양호 한 회로 성능 을 달성 하 기 위해서 플립 칩 반도체 소자 는 다이 ( 14 ) 상 의 액티브 장치 로부터 캐리어 기판 ( 16 ) 의 도전 트랙 까지 의 짧 은 전기 도전 통로 를 제공 한다 .