이러 한 기술 적 과제 를 이루 기 위한 본 발명 의 실시 예 따른 데이터 처리 장치 는 , 분기 명령어 의 결과 를 예측 하 기 위한 분기 예측 회로 로서 , 복수 의 BTB 엔트리 들 을 저장 하 는 분기 타 겟 버퍼 ( BTB ) 를 갖 고 , 각각 의 BTB 엔트리 는 분기 명령어 에 대한 분기 인덱싱 주소 및 예측 된 분기 타 겟 주소 를 포함 하 며 , 명령어 의 프로그램 카운터 에 매핑 하 기 위한 상기 분기 인덱싱 주소 는 BTB 히트 가 프로그램 카운터 에 대응 하 는 예측 된 분기 타 겟 주소 로 리턴 될 때 페치 되 는 것 인 , 분기 예측 회로 ; 명령어 주소 들 의 시퀀스 에 대응 하 는 엔트리 들 을 수신 하 기 위한 복수 의 스토리지 슬롯 들 을 갖 되 , 적어도 하나 의 시퀀스 는 상기 분기 예측 회로 를 사용 하 여 예측 되 는 것 인 , 페치 타 겟 큐 ; 프로세서 에 의한 실행 을 위해 , 상기 페치 타 겟 큐 의 상부 에서 가져온 명령어 주소 들 에 대응 하 는 명령어 들 을 메모리 로부터 페치 및 리턴 하 되 , 상기 페치 타 겟 큐 는 상기 분기 예측 자 를 상기 페치 엔진 으로부터 분리 하 여 상기 분기 예측 회로 가 상기 페치 엔진 보다 먼저 실행 되 도록 하 는 , 페치 엔진 ; 및 적어도 하나 의 대응 하 는 명령어 가 상기 메모리 의 명령어 캐시 에 저장 되 어 있 는지 결정 하 기 위해 상기 페치 타 겟 큐 로부터 엔트리 를 읽 고 프리 페치 프로브 를 상기 메모리 로 보내 기 위한 , 프리 페치 엔진 ; 을 포함 하 고 , 상기 페치 타 겟 큐 의 스토리지 슬롯 을 채우 려고 시도 할 때 상기 BTB 가 상기 프로그램 카운터 에 대한 BTB 미스 를 감지 하 면 , 상기 BTB 미스 를 해결 하 기 위해 상기 BTB 는 상기 메모리 에 대해 BTB 미스 프로브 의 발행 을 유발 시켜 상기 메모리 로부터 적어도 하나 의 명령어 를 페치 한다 .