도 6 a 내지 도 6 d 에서 , 정밀 에칭 기술 들 을 요하 는 반도체 제조 에서 의 제조 시퀀스 들 의 몇몇 예시 들 이 제공 된다 . 각각 의 예시 에서 , 다른 재료 들 에 대해 높 은 선택 비 로 실리콘 질화물 을 제거 하 는 것 이 필수 적 이 며 , 예시 들 은 : ( 1 ) 2 D ( 2 차원 ) 및 3 D ( 3 차원 ) 디바이스 구조물 들 둘 다 에 대한 게이트 스 페이서 에칭 , ( 2 ) 다중 패 터닝 을 위한 측벽 이미지 전사 ( SIT ) 에 대한 스 페이서 에칭 , ( 3 ) 사후 스 페이서 에칭 SIT 구조물 로부터 의 맨드렐 제거 , 및 ( 4 ) 융기 된 구조물 로부터 의 라이너 에칭 을 포함 한다 . 도 6 a 는 게이트 구조물 ( 610 ) 의 캡 영역 으로부터 실리콘 질화물 ( 615 ) 을 선택 적 으로 제거 하 는 것 을 예시 한다 . 도 6 b 는 자 가 정렬 다중 패 터닝 ( SAMP ) 스키마 에서 이용 되 는 맨드렐 ( 620 ) 을 둘러싸 는 캡 영역 및 푸 터 영역 ( footer region ) 으로부터 실리콘 질화물 ( 625 ) 을 선택 적 으로 제거 하 는 것 을 예시 한다 . 도 6 c 는 이중 패 터닝 된 스 페이서 구조물 들 을 남기 기 위해 사후 스 페이서 에칭 구조물 ( 630 ) 로부터 실리콘 질화물 맨드렐 ( 635 ) 을 선택 적 으로 제거 하 는 것 을 예시 한다 . 도 6 d 는 융기 된 피처 ( 640 ) 를 남기 기 위해 실리콘 질화물 라이너 들 ( 645 ) 을 선택 적 으로 제거 하 는 것 을 예시 한다 .