예컨대 , PLL 은 , PLL 이 제각기 인 에 이 블 및 디스 에이블 되게 하 도록 제 1 및 2 논리 상태 를 가진 제어 신호 에 응답 하 여 선택 적 으로 인 에 이 블 되 거나 디스 에이블 되 도록 구성 된다 . PLL 이 인 에 이 블 되 는 경우 에 , PLL 은 입력 클록 신호 에 응답 하 여 다수 의 재생 된 클록 신호 를 생성 한다 . 클록 출력 회로 는 다수 의 재생 된 클록 신호 중 적어도 하나 에 응답 하 여 출력 클록 신호 를 생성 한다 . 동기 회로 는 재생 된 클록 신호 중 적어도 하나 와 데이터 의 전달 을 동기 한다 . PLL 이 디스 에 이 블 되 는 경우 에 , 동기 회로 는 입력 클록 신호 와 데이터 의 전달 을 동기 한다 .