참고 로 , 도면 에서 는 제 1 채널 ( CH 1 ) 의 제 1 경로 ( WAY 1 ) 에 연결 된 제 1 메모리 장치 들 ( NAND 1 < 1 : 4 >) 과 제 1 채널 ( CH 1 ) 의 제 2 경로 ( WAY 2 ) 에 연결 된 제 2 메모리 장치 들 ( NAND 2 < 1 : 4 >) 과 제 2 채널 ( CH 2 ) 의 제 1 경로 ( WAY 3 ) 에 연결 된 제 3 메모리 장치 들 ( NAND 3 < 1 : 4 >) 및 제 2 채널 ( CH 2 ) 의 제 2 경로 ( WAY 4 ) 에 연결 된 제 4 메모리 장치 들 ( NAND 4 < 1 : 4 >) 이 다수 의 메모리 장치 들 ( NAND 1 < 1 : 4 >, NAND 2 < 1 : 4 >, NAND 3 < 1 : 4 >, NAND 4 < 1 : 4 >) 로서 포함 되 는 구성 이 개시 되 어 있 는데 , 이 는 어디 까지 나 하나 의 실시 예 일 뿐 이 며 , 실제로 는 더 많 은 개수 의 채널 의 더 많 은 개수 의 경로 및 그 에 각각 연결 된 더 많 은 개수 의 메모리 장치 들 이 다수 의 메모리 장치 들 로서 포함 될 수 있 다 . 또한 , 도면 에서 는 제 1 메모리 장치 들 ( NAND 1 < 1 : 4 >) 로서 4 개 의 메모리 장치 들 ( NAND 1 < 1 : 4 >) 이 포함 되 고 , 제 2 메모리 장치 들 ( NAND 2 < 1 : 4 >) 로서 4 개 의 메모리 장치 들 ( NAND 2 < 1 : 4 >) 이 포함 되 며 , 제 3 메모리 장치 들 ( NAND 3 < 1 : 4 >) 로서 4 개 의 메모리 장치 들 ( NAND 3 < 1 : 4 >) 이 포함 되 고 , 제 4 메모리 장치 들 ( NAND 4 < 1 : 4 >) 로서 4 개 의 메모리 장치 들 ( NAND 4 < 1 : 4 >) 이 포함 되 는 구성 이 개시 되 어 있 는데 , 이 는 어디 까지 나 설명 의 편의 를 위한 구성 일 뿐 이 며 , 실제로 는 제 1 메모리 장치 들 로서 4 개 보다 더 많 거나 더 적 은 개수 의 메모리 장치 들 이 포함 되 고 , 제 2 메모리 장치 들 로서 4 개 보다 더 많 거나 더 적 은 개수 의 메모리 장치 들 이 포함 되 는 것 도 얼마 든지 가능 하 다 . 또한 , 도 9 에 는 직접 적 으로 도시 되 진 않 았 지만 , 도 1 에서 설명 했 던 것 과 같이 제 1 메모리 장치 들 ( NAND 1 < 1 : 4 >) 과 제 2 메모리 장치 들 ( NAND 2 < 1 : 4 >) 과 제 3 메모리 장치 들 ( NAND 3 < 1 : 4 >) 및 제 4 메모리 장치 들 ( NAND 4 < 1 : 4 >) 각각 에 는 다수 의 메모리 블록 들 이 포함 될 수 있 으며 , 설명 의 편의 를 위해 본 발명 의 제 3 실시 예 에서 는 제 1 메모리 장치 들 ( NAND 1 < 1 : 4 >) 각각 에 포함 된 다수 의 메모리 블록 들 을 제 1 메모리 블록 들 이 라 명명 하 고 , 제 2 메모리 장치 들 ( NAND 2 < 1 : 4 >) 각각 에 포함 된 다수 의 메모리 블록 들 을 제 2 메모리 블록 들 이 라 명명 하 며 , 제 3 메모리 장치 들 ( NAND 3 < 1 : 4 >) 각각 에 포함 된 다수 의 메모리 블록 들 을 제 3 메모리 블록 들 이 라 명명 하 고 , 제 4 메모리 장치 들 ( NAND 4 < 1 : 4 >) 각각 에 포함 된 다수 의 메모리 블록 들 을 제 4 메모리 블록 들 이 라 명명 하 도록 하 겠 다 .