이 에 따라 , 복수 의 패치 안테나 패턴 ( 110 a , 110 b ) 과 복수 의 제 1 피 드라인 ( 221 a , 221 b ) 은 서로 다른 높이 에 배치 될 수 있 다 . 이 에 따라 , 복수 의 패치 안테나 패턴 ( 110 a , 110 b ) 의 개수 ( 또는 이득 ) 대비 사이즈 는 작아질 수 있 으며 , 복수 의 패치 안테나 패턴 ( 110 a , 110 b ) 과 IC 사이 의 전기 적 경로 는 더 단순 해질 수 있 다 . 상기 전기 적 경로 의 단순 화 에 따라 , 상기 전기 적 경로 의 전반 적 전송 손실 은 작아질 수 있 으며 , 복수 의 패치 안테나 패턴 ( 110 a , 110 b ) 의 위상차 는 설계 된 위상차 에 더 가까워질 수 있 으므로 , 복수 의 패치 안테나 패턴 ( 110 a , 110 b ) 의 이득 및 / 또는 지향 성 은 향상 될 수 있 다 .