도 5 , 도 6 , 및 도 7 에 도시 된 그래프 는 , 제 어 게이트 전극 의 폭 이 40 nm 이 고 , 제 어 게이트 전극 들 사이 의 간격 또한 40 nm 일 때 , 제 어 게이트 전극 측벽 상 에 플로린 - 도핑 된 실리콘 산화 막 을 5 nm 또는 10 nm 의 폭 으로 형성 한 후 제어 게이트 전극 들 사이 의 나머지 영역 을 SiO 2 로 채운 소자 들 ( 5 nm length 와 10 nm length 로 표시 됨 ) , 제 어 게이트 전극 들 사이 에 채워지 는 절 연막 이 플로린 - 도핑 된 실리콘 산화 막인 소자 ( 제어 게이트 전극 측벽 상 에 20 nm 씩 , 20 nm length 로 표시 됨 ) , 그리고 제 어 게이트 전극 들 사이 에 채워지 는 절 연막 이 SiO 2 인 소자 ( SiO 2 로 표시 됨 ) 에 대한 시뮬레이션 결과 이 다 .