도 12 는 본 발명 의 반도체 메모리 장치 의 제어 신호 발생 회로 에 의해서 설정 된 최종 제어 신호 를 적용 한 경우 의 동작 마 아진 을 평가 하 기 위한 평가 도로 서 , 외부 전원 전압 ( EVDD ) 이 1 . 8 V 이 하인 경우 와 1 . 9 V 를 초과 하 는 경우 , 즉 , 외부 전원 전압 ( EVDD ) 의 레벨 이 달라지 더라도 반도체 메모리 장치 가 스펙 상 의 억세 스 타임 을 충분 한 마 아진 을 가지 고 만족 시키 면서 동작 하 게 된다 . 도 12 의 평가 도 는 도 2 내지 도 6 의 구성 을 반도체 메모리 장치 에 적용 함 에 의해서 외부 전원 전압 ( EVDD ) 의 레벨 의 넓 은 범위 에서 반도체 메모리 장치 가 스펙 상 의 억세 스 타임 을 만족 시키 게 됨 을 알 수 있 다 .