실시 예 에서 , 판독 회로 부 의 타이밍 신호 들 은 판독 회로 부 및 TFT 패널 의 외부 에 일반 적 으로 배열 되 는 주 제어기 에 의해 행 제어기 의 타이밍 에 동기 화 된다 . 이 주 제어기 는 위 에서 설명 된 제 2 또는 제 3 제어기 에 대응 할 수 있 다 . 전형 적 으로 , 주 제어기 는 필드 프로그래밍 가능 필드 어레이 ' FPGA ' 또는 마이크 로 제어기 이 고 , 패널 에 떨어져서 그리고 판독 회로 부 의 외부 에 배열 될 수 있 다 . 행 제어기 는 재 설정 및 행 선택 라인 들 을 제어 하 기 위하 여 행 및 약간 의 게이트 들 을 선택 하 기 위한 시프트 레지스터 ( shift register ) 를 포함 하 는 게이트 구 동기 로서 구체 화 될 수 있 다 . 시프트 레지스터 에 의해 지시 되 는 행 에 대한 재 설정 및 행 선택 라인 들 의 타이밍 은 FPGA 또는 마이크 로 제어기 에 의해 게이트 구 동기 에 제공 된 약간 의 디지털 신호 들 로 제어 될 수 있 다 . FPGA 또는 마이크 로 제어기 는 또한 , 시프트 레지스터 를 위한 클록 및 데이터 입력 신호 들 을 제공 할 수 있 다 . FPGA 는 또한 , 판독 회로 부 및 게이트 구 동기 가 동시 에 동작 하 는 것 을 보장 하 기 위하 여 , 타이밍 동기 화 신호 들 을 판독 회로 부 에 제공 할 수 있 다 .