도 2 에 도시 한 바 와 같이 , 소자 분리 막 ( shallow trench isolation , STI ) ( 50 ) 이 형성 된 반도체 기판 ( 100 ) 위 에 게이트 절 연막 ( 60 ) 및 게이트 전극 ( 70 ) 을 차례 로 형성 하 고 , 게이트 절 연막 ( 60 ) 및 게이트 전극 ( 70 ) 측면 에 스 페이서 ( 80 ) 를 형성 하 고 , 스 페이서 ( 80 ) 와 게이트 전극 ( 70 ) 을 마스크 로 삼 아 노출 된 반도체 기판 ( 100 ) 위 에 불순물 이온 을 고농도 로 주입 하 여 고농 도 접합 영역 ( 90 ) 을 형성 하 고 , 반도체 기판 ( 100 ) 의 상부 구조 전면 에 고농 도 접합 영역 ( 90 ) 을 노출 하 는 하부 비 아홀 ( 111 , 113 ) 을 가지 는 하부 층간 절 연막 ( 110 ) 을 형성 하 고 , 반도체 기판 ( 100 ) 상부 구조 전면 에 애 쉬 어 ( asher ) 공정 을 진행 하 고 , 하부 층간 절 연막 ( 110 ) 과 노출 된 반도체 기판 ( 100 ) 위 에 하부 비아 배리 어막 ( via barrier layer ) ( 120 ) 을 형성 하 고 , 하부 비아 배리 어막 ( 120 ) 위 에 하부 비아 씨드 막 ( 130 ) 을 형성 하 고 , 하부 비아 씨드 막 ( 130 ) 위 에 제 1 금속 박막 ( 140 ) 을 형성 한다 . 여기 서 , 하부 층간 절 연막 ( 110 ) 은 FSG ( fluoride - doped silicate glass ) , PSG ( phosphorous - doped silicate glass ) , USG ( undoped silicate glass ) , BPSG ( boron phosphorous doped silicate glass ) 및 산화 규소 물질 등 으로 이루어질 수 있 으며 , 1 , 000 Å 이상 의 두께 를 가지 는 것 이 바람직 하 다 . 그리고 제 1 금속 박막 ( 140 ) 은 구리 ( Cu ) 로 이루어지 는 것 이 바람직 하 다 .