도 2 는 도 1 의 DRAM 의 블록 에서 카스 레이턴 시 에 따른 데이터 출력 타이밍 도 이 다 . 도 2 를 참조 하 면 , 카스 레이턴 시 ( CL ) 가 DRAM 내부 의 로직 구성 에 의해 생기 는 지연 시간 에 비해 충분 한 CL = 3 , CL = 4 인 경우 에 데이터 ( iData ) 는 내부 클록 ( dCLK ) 의 라이징 에지 ( rising edge ) 에 동기 되 어 데이터 단자 ( DQ ) 로 정확 하 게 전달 될 수 있 다 .