본 명세서 의 실시 예 에 따른 디스플레이 장치 는 구동 회로 의 제 1 박막 트랜지스터 ( 200 ) 및 제 2 구동 박막 트랜지스터 ( 300 ) 가 동일 한 구조 를 갖 는 것 으로 설명 된다 . 다른 예 로 는 , 본 명세서 의 다른 실시 예 에 따른 디스플레이 장치 는 각 화소 의 구동 회로 가 제 2 구동 박막 트랜지스터 ( 300 ) 와 다른 구조 를 갖 는 제 1 박막 트랜지스터 ( 200 ) 를 포함 할 수 있 다 . 예 를 들 어 , 도 14 에 도시 된 바 와 같이 , 본 명세서 의 다른 실시 예 에 따른 디스플레이 장치 에서 는 각 화소 의 구동 회로 가 제 1 박막 트랜지스터 ( 200 ) , 제 2 박막 트랜지스터 ( 300 ) 및 스토리지 커패시터 ( 400 ) 를 포함 하 ㅓㄹ 수 있 다 . 그리고 , 제 2 박막 트랜지스터 ( 300 ) 의 제 2 반도체 패턴 ( 310 ) 이 제 1 박막 트랜지스터 ( 200 ) 의 제 1 반도체 패턴 ( 210 ) 과 다른 층 에 위치 할 수 있 다 . 제 1 박막 트랜지스터 ( 200 ) 의 제 1 반도체 패턴 ( 210 ) 은 산화물 반도체 를 포함 하 지 않 을 수 있 다 . 예 를 들 어 , 제 1 박막 트랜지스터 ( 200 ) 의 제 1 반도체 패턴 ( 210 ) 은 폴리 실리콘 ( Poly - silicon : Poly - si ) 을 포함 할 수 있 다 . 그리고 , 폴리 실리콘 중 에서 도 저온 폴리 실리콘 ( Low Temperature Poly - Si ; LTPS ) 을 포함 할 수 있 다 . 제 1 게이트 절 연막 ( 111 ) 은 제 1 박막 트랜지스터 ( 200 ) 의 반도체 패턴 ( 210 ) 의 외측 으로 연장 할 수 있 다 . 제 1 박막 트랜지스터 ( 200 ) 의 소스 전극 ( 250 ) 및 드레 인 전극 ( 260 ) 은 제 2 박막 트랜지스터 ( 300 ) 의 제 2 소스 전극 ( 350 ) 및 제 2 드레 인 전극 ( 360 ) 과 동일 한 층 상 에 위치 할 수 있 다 . 예 를 들 어 , 제 1 박막 트랜지스터 ( 200 ) 의 게이트 전극 ( 230 ) 을 덮 는 제 1 층간 절 연막 ( 112 ) 과 제 2 박막 트랜지스터 ( 300 ) 의 제 2 반도체 패턴 ( 310 ) 사이 에 는 제 2 버퍼 층 ( 113 ) 이 위치 할 수 있 다 . 스토리지 커패시터 ( 400 ) 는 기판 ( 100 ) 과 제 2 버퍼 층 ( 113 ) 사이 에 위치 할 수 있 다 . 예 를 들 어 , 스토리지 커패시터 ( 400 ) 는 제 1 박막 트랜지스터 ( 200 ) 의 게이트 전극 ( 230 ) 과 동일 한 층 상 에 위치 하 는 제 1 스토리지 전극 ( 410 ) 및 제 1 박막 트랜지스터 ( 200 ) 의 제 1 층간 절 연막 ( 112 ) 과 제 2 버퍼 층 ( 113 ) 사이 에 위치 하 는 제 2 스토리지 전극 ( 420 ) 을 포함 할 수 있 다 . 제 1 스토리지 전극 ( 410 ) 은 제 1 박막 트랜지스터 ( 200 ) 의 게이트 전극 ( 230 ) 과 동일 한 물질 을 포함 할 수 있 다 .