반도체 기판 위 에 실리콘 을 함유 한 제 1 실리콘 함 유막 을 형성 하 는 단계 , 제 1 실리콘 함 유막 위 에 유기 재료 막 을 형성 하 는 단계 , 유기 재료 막 위 에 실리콘 을 함유 하 지만 제 1 실리콘 함 유막 과 는 상이 한 제 2 실리콘 함 유막 을 형성 하 는 단계 , 제 2 실리콘 함 유막 위 에 좁 은 폭 패턴 과 넓 은 폭 패턴 을 갖 는 제 1 마스크 를 형성 하 는 단계 , 제 1 마스크 를 이용 한 이방성 에칭 에 의해 제 2 실리콘 함 유막 을 좁 은 폭 패턴 과 넓 은 폭 패턴 으로 패 터닝 하 는 단계 , 패 터닝 된 제 2 실리콘 함 유막 과 제 1 실리콘 함 유막 에 대한 에칭 선택 비 를 이용 할 수 있 는 조건 하 에 , 이방성 에칭 을 이용 하 여 제 1 마스크 를 제거 하 고 , 유기 재료 막 을 좁 은 폭 패턴 과 넓 은 폭 패턴 으로 패 터닝 하 는 단계 , 반도체 기판 위 에 실리콘 을 함유 하 지만 제 1 실리콘 함 유막 과 는 상이 한 제 3 실리콘 함 유막 을 형성 하 여 패 터닝 된 제 2 실리콘 함 유막 과 유기 재료 막 이 피복 되게 하 는 단계 , 제 3 실리콘 함 유막 을 에칭 백 하 여 패 터닝 된 제 2 실리콘 함 유막 과 유기 재료 막 의 측면 상 에 제 3 실리콘 함 유막 의 측벽 을 형성 하 는 단계 , 유기 재료 막 으로 이루어진 제 2 마스크 를 형성 하 여 넓 을 폭 을 갖 도록 패 터닝 된 제 2 실리콘 함 유막 및 그 측벽 이 선택 적 으로 피복 되게 하 는 단계 , 제 2 마스크 를 이용 하 여 좁 은 폭 을 갖 도록 패 터닝 된 제 2 실리콘 함 유막 을 제거 하 는 단계 , 및 넓 은 폭 을 갖 도록 패 터닝 된 제 2 실리콘 함 유막 , 제 1 실리콘 함 유막 및 제 3 실리콘 함 유막 에 대한 에칭 선택 비 를 이용 할 수 있 는 조건 하 에 , 좁 은 폭 을 갖 도록 패 터닝 된 유기 재료 막 및 제 2 마스크 를 제거 하 는 단계 를 포함 하 는 반도체 장치 제조 방법 이 제공 된다 .