도 1 은 본 발명 의 한 실시 예 에 따른 집 적 회로 ( 10 ) 를 부분 적 블록 도 의 형태 와 부분 적 개략 도 의 형태 로 도시 한다 . 메모리 어레이 ( 40 ) 는 복수 의 셀 들 을 포함 하 며 , 각 셀 은 트랜지스터 ( 50 내지 58 ) 및 전기 적 으로 프로그램 가능 한 퓨즈 ( 60 내지 68 ) 를 포함 한다 . 메모리 셀 들 은 셀 들 을 통한 전력 또는 접지 도전체 들 을 실행 할 필요 가 없 도록 교차점 배열 로 배열 된다 . 전력 및 / 또는 접지 도전체 들 을 포함 할 필요 없이 , 셀 의 레이 이웃 영역 이 상당히 감소 될 수 있 게 한다 . 그 외 에 도 , 워드 라인 들 및 비트 라인 들 외 에 , 각 셀 을 통해 라우팅 되 어야 하 는 다른 도전체 들 은 없 다 . 예 를 들 면 , 복수 의 셀 들 의 제어 전극 들 을 함께 결합 하 기 위해 도전체 를 라우팅 할 필요 가 없 다 . 메모리 어레이 ( 40 ) 에서 셀 들 에 대해 소수 의 도전체 들 이 요구 되 기 때문 에 , 제조 동안 소수 의 금속 층 들 이 요구 될 수 있 고 , 교차점 어레이 의 교차점 들 에서 덜 복잡 한 디바이스 들 이 요구 될 수 있 고 ; 따라서 집 적 회로 ( 10 ) 는 제조 하 기 가 더욱 저렴 할 수 있 음 을 유념 한다 .