본 발명 은 플 라즈 마 유도 손상 ( plasma induced damage ) 에 의해 테스트 패턴 ( test pattern ) 에서 발생 되 는 전기 적 파라미터 의 왜곡 현상 을 개선 시킬 수 있 는 반도체 소자 의 테스트 패턴 을 제공 하 기 위한 것 으로 , 이 를 위해 본 발명 은 제 1 도전 형 기판 내 에 형성 된 제 1 도전 형 제 1 웰 과 , 상기 기판 상 에 형성 된 제 1 게이트 전극 과 , 상기 제 1 게이트 전극 의 양측 으로 노출 된 상기 제 1 웰 내 에 형성 된 제 1 드레 인 영역 및 제 1 소스 영역 을 포함 하 는 복수 의 테스트 셀 과 , 상기 제 1 게이트 전극 과 상기 제 1 웰 을 접속 시켜 등 전위 로 유지 시키 는 제 1 균등화 부를 포함 하 는 반도체 소자 의 테스트 패턴 을 제공 한다 .