본 실시 예 에 따른 반도체 기억 장치 는 비트 선 BL 을 통해 실리콘 필러 SP 의 상단 부 에 전위 를 인가 하 는 구동 회로 , 셀 소스 배선 CSL , 콘택트 ( 73 ) 및 셀 소스 CS 를 통해 실리콘 필러 SP 의 하단 부 에 전위 를 인가 하 는 구동 회로 , 상부 선택 게이트 배선 USL 및 비아 ( 70 ) 를 통해 상부 선택 게이트 USG 에 전위 를 인가 하 는 구동 회로 , 하부 선택 게이트 배선 LSL 및 비아 ( 72 ) 를 통해 하부 선택 게이트 LSG 에 전위 를 인가 하 는 구동 회로 , 및 워드 선 WLL 및 비아 ( 71 ) 를 통해 각각 의 전극 층 WL 에 전위 를 인가 하 는 구동 회로 ( 모든 구동 회로 가 도시 되 지 않 음 ) 를 더 포함 한다 . P 웰 및 N 웰 ( 도시 하 지 않 음 ) 은 이 들 구동 회로 를 포함 하 는 회로 영역 에 형성 되 고 , 트랜지스터 들 과 같 은 소자 들 은 이 들 웰 내 에 형성 된다 .