그런데 , 본 발명 의 비 교예 에 따른 반도체 메모리 장치 는 , 입력 값 의 개수 만큼 의 자성 유도 레이어 를 구비 해야 한다 . 예 를 들 어 , 도 1 의 본 발명 의 비 교예 에 따른 반도체 메모리 장치 ( 100 ) 는 , 3 개 의 입력 값 을 처리 하 기 위하 여 3 개 의 자성 유도 레이어 ( 110 ~ 130 ) 를 구비 해야 한다 . 그러므로 , 본 발명 의 비 교예 에 따른 반도체 메모리 장치 ( 100 ) 를 제작 하 기 위해서 는 복잡 한 공정 이 요구 된다 . 또한 , 복수 개 의 자성 유도 레이어 에 자성 유도 전류 를 흘려 주 는 전류 구동 회로도 자성 유도 레이어 의 개수 만큼 구비 되 어야 한다 . 또한 , 가장 위 에 위치 하 는 자성 유도 레이어 ( 110 ) 는 자유 자성 층 ( 140 ) 과 멀리 떨어져 있 다 . 그러므로 , 자유 자성 층 ( 140 ) 의 자성 방향 을 변화 시키 기 위해서 는 자성 유도 레이어 ( 110 ) 에 큰 전류 를 흘려 주 어야 하 는 문제 가 있 다 .