도 5 를 참조 하 면 , 본 발명 에 따른 반도체 메모리 소자 는 외부 데이터 ( DIN ) 를 입력 받 기 위한 데이터 입력 버퍼 ( 100 ) 와 , 외부 데이터 스트로브 신호 ( DQS ) 를 입력 받 아 서로 180 ° 의 위상 차이 를 갖 는 폴링 - 데이터 스트로브 신호 ( DSFP 4 ) 와 , 라이징 - 데이터 스트로브 신호 ( DSRP 4 ) 를 출력 하 기 위한 DQS 입력 버퍼 ( 200 ) 와 , 폴링 - 데이터 스트로브 신호 ( DSFP 4 ) 와 라이징 - 데이터 스트로브 신호 ( DSRP 4 ) 에 응답 하 여 데이터 입력 버퍼 ( 100 ) 의 출력 데이터 ( DT _ IN ) 를 병렬 형태 로 정렬 하 여 제 1 내지 제 4 정렬 - 데이터 ( ALGN _ DINR 0 , ALGN _ DINF 0 , ALGN _ DINR 1 , ALGN _ DINF 1 ) 로 출력 하 기 위한 데이터 정렬 부 ( 300 ) 와 , 쓰 기 플래그 ( WT _ FLG ) 와 내부 클럭 ( INT _ CLK ) 에 응답 하 여 내부 클럭 - 스트로브 신호 ( DINSTBP ) 로 출력 하 기 위한 도메인 크로싱 제 어부 ( 500 A ) 와 , 도메인 크로싱 제 어부 ( 500 A ) 에 조절 된 레벨 의 구동 전원 ( VDD _ TRIM ) 을 공급 하 기 위한 구동 전원 조 절부 ( 400 ) 와 , 제 1 내지 제 4 정렬 - 데이터 ( ALGN _ DINR 0 , ALGN _ DINF 0 , ALGN _ DINR 1 , ALGN _ DINF 1 ) 를 내부 클럭 - 스트로브 신호 ( DINSTBP ) 에 응답 하 여 해당 글로벌 데이터 버스 에 인가 하 기 위한 GIO 전달 부 ( 600 ) 를 구비 한다 .