층간 절 연막 ( 163 ) 상 에 는 데이터 도전 층 ( 140 ) 이 배치 된다 . 트랜지스터 영역 ( TRR ) 의 소스 전극 ( SEL ) 과 드레 인 전극 ( DEL ) 및 커패시터 영역 ( CPR ) 의 커패시터 제 2 전극 ( 또는 상부 전극 ) 이 데이터 도전 층 ( 140 ) 으로 이루어질 수 있 다 . 소스 전극 ( SEL ) 과 드레 인 전극 ( DEL ) 은 각각 층간 절 연막 ( 163 ) 을 관통 하 는 제 2 컨 택 홀 ( CNT 2 ) 을 통해 반도체 층 ( 150 ) 과 연결 될 수 있 다 . 소스 전극 ( SEL ) 은 또한 층간 절 연막 ( 163 ) , 및 버퍼 층 ( 161 ) 을 관통 하 는 제 1 컨 택 홀 ( CNT 1 ) 을 통해 버퍼 층 ( 161 ) 과 연결 될 수 있 다 . 그 밖 에 , 상술 한 데이터 라인 ( DTL ) , 기준 전압 라인 ( RVL ) , 제 1 전원 라인 ( ELVDL ) 이 데이터 도전 층 ( 140 ) 으로 이루어질 수 있 다 . 데이터 도전 층 ( 140 ) 은 패드 영역 ( PDA ) 의 제 1 게이트 도전 층 ( 130 ) 과 는 중첩 하 지 않 을 수 있 다 . 데이터 도전 층 ( 140 ) 은 패드 영역 ( PDA ) 에 는 형성 되 지 않 을 수 있 지만 , 이 에 제한 되 는 것 은 아니 다 .