이 와 같 은 요구 에 대응 하 기 위해 , 반도체 메모리 장치 의 내부 에 외부 전원 전압 을 승압 하 는 승압 전위 발생 회로 를 마련 하 고 , 이 승압 전위 발생 회로 에서 외부 전원 전압 을 반도체 메모리 장치 의 내부 동작 에 필요 한 전압 레벨 까지 승압 하 고 이 를 통해 내부 의 단위 셀 에 데이터 를 입출력 하 는 동작 을 고속 화 한다 . 일반 적 인 DDR 2 ( Double Data Rate , version 2 ) 반도체 메모리 장치 의 경우 , 1 . 8 [ V ] 의 전원 전 압 을 승압 하 여 생성 된 고전 위 전압 은 3 . 5 [ V ] 로 전원 전압 의 전위 를 약 2 배 가량 승압 할 수 있 는 회로 가 요구 된다 . 이러 한 고전 위 전압 을 생성 하 기 위해 일반 적 인 반도체 메모리 장치 에서 는 트 리플러 ( Trippler ) 를 사용 하 기 도 하 지만 , 승압 동작 을 통해 고 전위 전압 을 생성 하 고 반도체 메모리 장치 의 내부 동작 에 활용 하 는 것 은 저 전력 환경 에 적합 한 반도체 메모리 장치 의 설계 를 어렵 게 만든 다 .