도 3 을 참고 하 면 , 본 발명 의 일 실시 예 에 따른 반도체 장치 는 베이스 기판 ( SUB ) , 제 1 박막 트랜지스터 ( T 1 ) 및 제 2 박막 트랜지스터 ( T 2 ) 를 포함 한다 . 제 1 및 제 2 박막 트랜지스터 들 ( T 1 , T 2 ) 각각 은 도 2 에 도시 된 화소 구동 회로 들 중 어느 하나 의 트랜지스터 일 수 있 다 . 예 를 들 어 , 제 1 박막 트랜지스터 ( T 1 ) 는 도 2 에 도시 된 제 1 박막 트랜지스터 ( TR 1 ) 에 대응 되 고 , 제 2 박막 트랜지스터 ( T 2 ) 는 도 2 에 도시 된 제 2 박막 트랜지스터 ( TR 2 ) 에 대응 될 수 있 다 . 한편 , 이 는 예시 적 으로 기재 한 것 이 며 , 본 발명 이 이 에 한정 되 는 것 은 아니 다 .