상기 한 쌍 의 제 1 게이트 패턴 ( 310 ) 을 마스크 로 사용 하 여 상기 반도체 기판 ( 100 ) 에 도 펀트 이온 들 을 주입 하 여 제 1 소스 및 드레 인 영역 들 ( 312 s , 312 d ) 을 형성 한다 . 상기 한 쌍 의 제 1 게이트 패턴 ( 310 ) 사이 의 반도체 기판 ( 100 ) 에 상기 제 1 소스 영역 ( 312 s ) 이 형성 되 고 , 상기 한 쌍 의 제 1 게이트 패턴 ( 310 ) 양측 의 반도체 기판 ( 100 ) 에 한 쌍 의 상기 제 1 드레 인 영역 ( 312 d ) 이 각각 형성 된다 . 즉 , 상기 한 쌍 의 제 1 드레 인 영역 ( 312 d ) 사이 에 상기 한 쌍 의 제 1 게이트 패턴 ( 310 ) 및 제 1 소스 영역 ( 312 s ) 이 형성 된다 . 상기 한 쌍 의 제 1 게이트 패턴 ( 310 ) , 제 1 소스 영역 ( 312 s ) 및 한 쌍 의 제 1 드레 인 영역 ( 312 d ) 은 한 쌍 의 제 1 셀 트랜지스터 를 구성 한다 . 상기 한 쌍 의 제 1 셀 트랜지스터 는 하나 의 상기 제 1 소스 영역 ( 312 s ) 을 공유 한다 .