또는 , 제 1 층 에 형성 되 는 제 1 비트 선 과 , 상기 제 1 층 의 상방 에 형성 된 제 2 층 에 형성 되 는 제 2 비트 선 과 , 상기 제 1 비트 선 및 상기 제 2 비트 선 과 교차 하 는 제 1 워드 선 및 제 2 워드 선 과 , 상기 제 1 비트 선 과 상기 제 1 워드 선 의 교점 에 형성 되 고 , 전류 에 의해 기억 정보 가 기입 되 는 제 1 기억 소자 와 , 상기 제 1 워드 선 으로부터 상기 제 1 기억 소자 를 경유 하 여 상기 제 1 비트 선 에 이르 는 방향 으로 전류 를 흘리 기 위한 제 1 정류 소자 를 갖 는 제 1 메모리 셀 과 , 상기 제 1 비트 선 과 상기 제 2 워드 선 의 교점 에 형성 되 고 , 전류 에 의해 기억 정보 가 기입 되 는 제 2 기억 소자 와 , 상기 제 2 워드 선 으로부터 상기 제 2 기억 소자 를 경유 하 여 상기 제 1 비트 선 에 이르 는 방향 으로 전류 를 흘리 기 위한 제 2 정류 소자 를 갖 는 제 2 메모리 셀 과 , 상기 제 2 비트 선 과 상기 제 1 워드 선 의 교점 에 형성 되 고 , 전류 에 의해 기억 정보 를 기입 하 는 제 3 기억 소자 와 , 상기 제 1 워드 선 으로부터 상기 제 3 기억 소자 를 경유 하 여 상기 제 2 비트 선 에 이르 는 방향 으로 전류 를 흘리 기 위한 제 3 정류 소자 를 갖 는 제 3 메모리 셀 과 , 상기 제 2 비트 선 과 상기 제 2 워드 선 의 교점 에 형성 되 고 , 전류 에 의해 기억 정보 가 기입 되 는 제 4 기억 소자 와 , 상기 제 2 워드 선 으로부터 상기 제 4 기억 소자 를 경유 하 여 상기 제 2 비트 선 에 이르 는 방향 으로 전류 를 흘리 기 위한 제 4 정류 소자 를 갖 는 제 4 메모리 셀 을 갖 고 , 상기 제 1 또는 제 2 메모리 셀 을 초기 화 하 는 경우 에 는 , 상기 제 1 또는 제 2 메모리 셀 에 제 1 전압 이 공급 되 고 , 상기 제 3 또는 제 4 메모리 셀 을 초기 화 하 는 경우 에 는 , 상기 제 3 또는 제 4 메모리 셀 에 상기 제 1 전압 과 는 서로 다른 제 2 전압 이 공급 되 는 것 을 특징 으로 한다 .