이 후 , 상기 콘트롤 게이트 패턴 ( 220 a ) 아래 에 노출 되 어 있 는 예비 유전 막 패턴 ( 218 ) 을 식각 함 으로써 유전 막 패턴 ( 218 a ) 을 형성 한다 . 계속 하 여 , 상기 유전 막 패턴 ( 218 a ) 에 의해 노출 된 예비 제 1 도 전막 패턴 ( 206 a ) 을 식각 함 으로써 , 플로팅 게이트 패턴 ( 206 b ) 및 제 1 도전 패턴 ( 206 c ) 을 각각 형성 한다 . 또한 , 상기 플로팅 게이트 패턴 ( 206 b ) 및 제 1 도전 패턴 ( 206 c ) 에 의해 노출 된 터널 산화 막 패턴 ( 204 a ) 을 식각 한다 . 상기 제 1 도전 패턴 ( 206 c ) 은 상기 셀 선택 트랜지스터 의 게이트 전극 의 일부 로 사용 된다 .