그리고 , PMOS 구동 트랜지스터 ( P 22 ) 의 드레 인 ( Drain ) 이 PMOS 캐스 코드 트랜지스터 ( P 32 ) 의 소스 ( Source ) 에 접속 된다 . PMOS 캐스 코드 트랜지스터 ( P 32 ) 의 게이트 ( Gate ) 로 는 제 2 바이어스 전압 ( VbiasP 32 ) 가 제공 된다 . PMOS 캐스 코드 트랜지스터 ( P 32 ) 의 드레 인 ( Drain ) 은 NMOS 부하 트랜지스터 ( N 22 ) 의 드레 인 ( Drain ) 과 PMOS 구동 트랜지스터 ( P 22 ) 의 게이트 ( Gate ) 와 출력 단 ( Vout ) 에 접속 되 고 있 다 . NMOS 부하 트랜지스터 들 ( N 11 , N 22 ) 의 소스 ( Source ) 는 모두 접지 ( GND ) 되 고 , NMOS 부하 트랜지스터 들 ( N 11 , N 22 ) 의 게이트 ( Gate ) 는 모두 PMOS 구동 트랜지스터 ( P 11 ) 의 드레 인 ( Drain ) 에 접속 된다 . 본 발명 의 제 2 실시 예 에 의한 전압 폴 로워 회로 의 구성 은 , 제 1 실시 예의 전압 폴 로워 회로 를 상보 형 ( Complementary ) 으로 구성 한 것 이 다 . 따라서 , 회로 동작 은 기본 적 으로 동일 하 기 때문 에 구체 적 인 설명 은 생략 하 기 로 한다 .