상기 어레이 기판 ( 100 ) 은 제 1 베이스 기판 ( 110 ) 의 표시 영역 ( DA ) 에 형성 된 어레이 층 , 상기 어레이 층 상 에 형성 된 유기 층 ( 150 ) 및 상기 유기 층 ( 150 ) 상 에 형성 된 화소 전극 ( PE ) 을 포함 한다 . 상기 어레이 층 은 게이트 패턴 , 게이트 절연 층 ( 120 ) , 반도체 패턴 , 소스 패턴 , 패 시베이 션 층 ( 140 ) 을 포함 한다 . 상기 게이트 패턴 은 상기 제 1 베이스 기판 ( 110 ) 의 표시 영역 ( DA ) 형성 된 게이트 배선 ( GL ) 및 상기 게이트 배선 ( GL ) 과 연결 된 스위칭 소자 ( TFT ) 의 게이트 전극 ( GE ) 을 포함 한다 . 상기 게이트 절연 층 ( 120 ) 은 상기 게이트 패턴 을 포함 하 는 상기 제 1 베이스 기판 ( 110 ) 상 에 형성 된다 . 상기 반도체 패턴 은 상기 게이트 절연 층 ( 120 ) 상 에 상기 게이트 전극 ( GE ) 과 대응 하 여 형성 된다 . 상기 반도체 패턴 은 반도체 층 ( 132 ) 및 오 믹 콘 택 층 ( 134 ) 이 순차 적 으로 적층 된 구조 를 갖 는다 . 상기 소스 패턴 은 데이터 배선 ( DL ) , 상기 스위칭 소자 ( TFT ) 의 소스 전극 ( SE ) 및 드레 인 전극 ( DE ) 을 포함 한다 . 상기 게이트 배선 ( GL ) 및 상기 소스 배선 ( DL ) 이 교차 하 여 상기 표시 영역 ( DA ) 의 화소 영역 ( P ) 을 정의 한다 . 상기 패 시베이 션 층 ( 140 ) 및 상기 유기 층 ( 150 ) 은 상기 소스 패턴 이 형성 된 상기 제 1 베이스 기판 ( 110 ) 상 에 형성 된다 . 상기 화소 전극 ( PE ) 은 상기 유기 층 ( 150 ) 을 포함 하 는 상기 제 1 베이스 기판 ( 110 ) 상 에 형성 되 고 상기 드레 인 전극 ( DE ) 의 일단 부 와 접촉 하 여 상기 스위칭 소자 ( TFT ) 와 전기 적 으로 연결 된다 .