도 10 내지 도 13 을 참조 하 면 , 시냅스 어레이 의 각 연결 교차점 에 복수 개 의 시냅스 소자 를 배열 함 으로 인하 여 전체 어레이 의 면적 이 증가 하 는 것 을 최소 화 하 기 위하 여 , 시냅스 소자 들 ( 162 , 164 , 166 , 168 ) 은 상하 적층 된 3 차원 구조 로 제공 된다 . 즉 , 복수 개 의 시냅스 소자 ( 162 , 164 , 166 , 168 ) 가 병렬 적층 된 형태 로 제작 됨 으로써 , 시냅스 유닛 ( 160 ) 이 복수 의 시냅스 소자 로 구현 됨 에 따라 추가 되 는 면적 을 최소 화 할 수 있 다 .