각각 의 단위 지연 부 ( 310 < 1 : n >) 는 각각 제 2 내지 제 4 낸드 게이트 ( ND 2 < 1 : n > ~ ND 4 < 1 : n >) 를 포함 한다 . 가장 앞 단 에 구비 되 는 단위 지연 부 ( 310 < 1 >) 의 제 2 낸드 게이트 ( ND 2 < 1 >) 는 상기 초기 동작 신호 ( init ) 와 상기 피드백 클럭 ( clk _ fb ) 을 입력 받 는다 . 그리고 2 번 째 부터 n - 1 번 째 까지 의 단위 지연 부 ( 310 < 2 : n - 1 >) 각각 의 제 2 낸드 게이트 ( ND 2 < 2 : n - 1 >) 는 각각 앞 단의 단위 지연 부 ( 310 < 1 : n - 2 >) 의 출력 신호 와 외부 공급 전원 ( VDD ) 을 입력 받 는다 . 가장 뒷 단의 단위 지연 부 ( 310 < n >) 의 제 2 낸드 게이트 ( ND 2 < n >) 는 상기 부 초기 동작 신호 ( / init ) 와 앞 단위 단위 지연 부 ( 310 < n - 1 >) 의 출력 신호 를 입력 받 는다 .