도 1 e 를 참조 하 면 , 콘 택 홀 ( 108 ) 을 포함 한 반도체 기판 ( 100 ) 상부 에 제 2 확산 정지 막 ( 112 ) 을 형성 한다 . 이때 , 제 2 확산 정지 막 ( 112 ) 은 콘 택 홀 ( 108 ) 측벽 과 하부 영역 에 증착 되 는 양 을 감소 시키 기 위해 스텝 커버리지 특성 이 좋 지 않 은 PVD ( Physical Vapor Deposition ) 방법 을 이용 하 여 형성 한다 . 제 2 확산 정지 막 ( 112 ) 은 콘 택 홀 ( 108 ) 측벽 과 하부 영역 보다 콘 택 홀 ( 108 ) 상부 영역 에 주로 형성 된다 .