본 발명 의 다른 실시 예 에 따른 전류 궁핍 형 전압 제어 지연 회로 는 , 전원 ( VDD ) 의 전압 변화 를 보상 하 기 위한 전류 ( IA ) 를 상기 제어 전류 에 가산 한 보상 전류 를 출력 하 는 보상 전류 가 산부 ; 상기 보상 전류 가 산부 의 보상 전류 를 입력 받 고 , 상기 보상 전류 에 따른 제 1 바이어스 전압 을 출력 하 는 제 1 바이어스 전압 생 성부 ; 상기 제 1 바이어스 전압 생 성부 와 전류 미러 를 형성 하 여 상기 제 1 바이어스 전압 을 입력 받 아 , 상기 보상 전류 를 구동 하 는 엔 모스 트랜지스터 ( N 2 ) ; 드레 인 단자 는 게이트 단자 와 연결 되 어 상기 엔 모스 트랜지스터 ( N 2 ) 의 드레 인 단자 에 연결 되 는 제 1 엔 모스 트랜지스터 ( N 60 ) ; 드레 인 단자 는 상기 제 1 엔 모스 트랜지스터 ( N 60 ) 의 소스 단자 에 연결 되 고 , 소스 단자 는 접지 에 연결 되 며 , 게이트 단자 로 상기 제 1 바이어스 전압 을 입력 받 는 제 2 엔 모스 트랜지스터 ( N 50 ) ; 상기 풀 업 용 피 모스 트랜지스터 와 전류 미러 를 형성 하 고 , 상기 엔 모스 트랜지스터 ( N 2 ) 의 드레 인과 연결 된 단자 를 통해 입력 되 는 전류 에 대응 하 는 제 2 바이어스 전압 을 상기 풀 업 용 피 모스 트랜지스터 의 게이트 로 제공 하 는 피 모스 트랜지스터 ( P 4 ) ; 상기 제 2 바이어스 전압 을 게이트 로 입력 받 아 상기 제 2 바이어스 전압 에 대응 되 는 전류 를 구동 하 는 피 모스 트랜지스터 ( P 7 ) ; 및 상기 풀 다운 용 엔 모스 트랜지스터 와 전류 미러 를 형성 하 고 , 상기 피 모스 트랜지스터 ( P 7 ) 의 드레 인과 연결 된 단자 를 통해 입력 되 는 전류 에 대응 하 는 제 3 바이어스 전압 을 상기 풀 다운 용 엔 모스 트랜지스터 의 게이트 로 제공 하 는 엔 모스 트랜지스터 ( N 7 ) ; 를 포함 하 여 상기 지연 셀 에 흐르 는 전류 를 보상 함 으로써 , 상기 전원 ( VDD ) 의 전압 레벨 이 변하 는 경우 에 도 상기 지연 시간 이 유지 되 도록 한다 .