이상 과 같이 , 이 실시 형태 1 에 따르 면 , IC 회로 ( 1 ) 는 , 캐스 코드 커런트 미러 회로 ( 101 ) 와 , 비반전 입력 단자 에 기준 전압 이 입력 되 고 , 반전 입력 단자 가 , 저항 ( Rext ) 이 접속 되 는 단자 ( 102 ) 에 접속 된 연산 증폭기 ( OP ) 와 , 게이트 단자 에 연산 증폭기 ( OP ) 의 출력 단자 가 접속 되 고 , 소스 단자 가 단자 ( 102 ) 에 접속 되 며 , 드레 인 단자 가 캐스 코드 커런트 미러 회로 ( 101 ) 에 접속 되 고 , 복수 병렬 접속 된 MOS 트랜지스터 M 20 과 , 게이트 단자 에 연산 증폭기 ( OP ) 의 출력 단자 가 접속 되 고 , 소스 단자 가 단자 ( 102 ) 에 접속 되 며 , 드레 인 단자 가 캐스 코드 커런트 미러 회로 ( 101 ) 에 접속 되 고 , 복수 병렬 접속 된 MOS 트랜지스터 M 21 을 구비 하 며 , 캐스 코드 커런트 미러 회로 ( 101 ) 는 , 게이트 단자 및 드레 인 단자 가 MOS 트랜지스터 M 20 의 드레 인 단자 에 접속 되 고 , 소스 단자 에 전원 전압 이 입력 되 는 MOS 트랜지스터 M 10 과 , 게이트 단자 가 MOS 트랜지스터 M 21 의 드레 인 단자 에 접속 되 며 , 소스 단자 에 전원 전압 이 입력 되 는 MOS 트랜지스터 M 11 과 , 게이트 단자 가 MOS 트랜지스터 M 20 의 드레 인 단자 에 접속 되 고 , 소스 단자 가 MOS 트랜지스터 M 11 의 드레 인 단자 에 접속 되 며 , 드레 인 단자 가 MOS 트랜지스터 M 21 의 드레 인 단자 에 접속 된 MOS 트랜지스터 M 12 와 , 게이트 단자 가 MOS 트랜지스터 M 21 의 드레 인 단자 에 접속 되 고 , 소스 단자 에 전원 전압 이 입력 되 는 MOS 트랜지스터 M 13 과 , 게이트 단자 가 MOS 트랜지스터 M 20 의 드레 인 단자 에 접속 되 고 , 소스 단자 가 MOS 트랜지스터 M 13 의 드레 인 단자 에 접속 된 MOS 트랜지스터 M 14 를 가지 며 , MOS 트랜지스터 M 11 과 MOS 트랜지스터 M 13 의 사이즈 비 , 및 MOS 트랜지스터 M 12 와 MOS 트랜지스터 M 14 의 사이즈 비 는 동일 하 다 . 이것 에 의해 , 실시 형태 1 에 따른 IC 회로 ( 1 ) 는 , 종래 구성 에 비해 출력 전압 에 의한 전류 변화 를 억제 가능 해진다 . 또한 , 실시 형태 1 에 따른 IC 회로 ( 1 ) 는 , 종래 구성 에 비해 보다 넓 은 범위 에서 의 설정 전류 값 에 대응 가능 해 지 고 또한 넓 은 전류 범위 를 설정 가능 해진다 .