우선 , 외부 전압 ( VDD ) 레벨 이 1 . 6 ( V ) 보다 작 은 경우 제 1 검출 신호 ( HIGH DETECT ) 는 로우 레벨 이 고 , 제 2 검출 신호 ( LOW DETECT ) 는 하이 레벨 로 되 어 PMOS 트랜지스터 ( P 20 , P 22 ) 를 턴 온 시키 고 NMOS 트랜지스터 ( N 20 ~ 22 ) 를 턴 오프 시킨다 . 따라서 , 노드 ( A ) 는 하이 레벨 로 풀 업구 동 되 어 제 1 제어 신호 ( SAP 1 B ) 를 로우 레벨로 인 에 이 블 시킨다 . 한편 , PMOS 트랜지스터 ( P 23 ) 는 턴 오프 되 고 , NMOS 트랜지스터 ( N 25 ) 는 턴 온 되 므로 노드 ( D ) 는 로우 레벨로 풀 다운 구동 되 어 제 2 제어 신호 ( SAP 2 B ) 를 하이 레벨로 디스 에 이 블 시킨다 .