반도체 소자 들 의 최소화 가 진전 됨 에 따라 , 반도체 제조 공정 동안 야기 되 는 리세 스 패턴 또는 하부 층 에 대한 손상 은 더욱 문제 가 된다 . 이 는 , 소자 들 이 최소 화 될 때 리세 스 패턴 또는 하부 층 에 대한 손상 에 의해 야기 되 는 치수 변화 가 패 터닝 정밀도 에 더 큰 영향 을 미쳐서 기능 저하 로 이어지 기 때문 이 다 . 종래 에 , SiO 막 은 패 터닝 을 위해 또는 기능 성 막 으로서 사용 된다 ; 그러나 , 직접 적 인 플 라즈 마 를 사용 하 는 PEALD , 즉 용량 성 결합 플 라즈 마 ( CCP ) 는 리세 스 패턴 또는 하부 층 에 대한 손상 을 야기 하 고 , 손상 정도 는 플 라즈 마 출력 에 따라 달라지 는 경향 이 있 어서 , 최소 화 된 반도체 소자 들 을 제조 하 기 위해서 는 낮 은 출력 이 사용 되 었 다 . 특히 , 산화 에 대하 여 낮 은 저항성 을 갖 는 탄소 계 하부 층 들 의 경우 , 하부 층 에 대한 손상 을 최소 화 하 기 위해 통상 적 으로 낮 은 RF 출력 의 적용 이 사용 된다 . 관례 적 으로 손상 이 막 의 수축 으로 표시 될 때 , 하 부막 은 전형 적 으로 약 2 내지 5 % 의 수축 을 보여준다 . 그러나 , 최소 화 된 소자 에서 막 의 수축 을 줄이 고자 하 는 요구 가 높 아 지 고 있 다 .