디스 차지 구간 ( T 0 ) 에서 , 데이터 라인 ( DL ) 및 센싱 노드 ( NSA ) 는 접 지 레벨로 디스 차지 된다 . 도 5 를 참조 하 면 , 선택 신호 ( Ym ) 가 로우 레벨 상태 에 있 으므로 , 비트 라인 ( BLm ) 과 데이터 라인 ( DL ) 은 전기 적 으로 차단 ( disconnect ) 된다 . 그리고 디스 차지 신호 ( PDIS ) 가 하이 레벨 이 므로 , 데이터 라인 ( DL ) 및 센싱 노드 ( NSA ) 는 접 지 레벨로 디스 차지 된다 . 또한 , 제 1 바이어스 신호 ( PBIAS ) 가 하이 레벨 이 므로 , 바이어스 회로 ( 160 ) 의 제 1 PMOS 트랜지스터 ( Pbias 1 ) 는 턴 오프 상태 에 있 게 된다 . 도 5 에서 , 비트 라인 ( BLm ) 이 접 지 레벨 에 있 는 이유 는 비트 라인 ( BLm ) 상 에 설치 되 어 있 는 비트 라인 디스 차지 회로 ( 도시 되 지 않 음 ) 에 의해 비트 라인 ( BLm ) 이 디스 차지 되 기 때문 이 다 .