측벽 스 페이서 ( 107 ) 가 형성 된 후 에 , 더미 게이트 구조물 ( 105 ) 및 측벽 스 페이서 ( 107 ) 에 의해 커버 되 지 않 은 , 핀 구조물 의 소스 / 드레 인 영역 은 핀 하부 구조물 ( 100 A ) 까지 아래 로 리세 싱 되 어 , 제 2 아이 솔 레 이 션 절연 층 ( 106 ) , 채널 반도체 층 ( 102 ) , 버퍼 반도체 층 ( 101 ) 및 핀 하부 구조물 ( 100 A ) 로 경계 지 어 지 는 트렌치 ( 90 ) 를 형성 한다 . 일부 실시 예 에서 , 버퍼 반도체 층 ( 101 ) 의 소스 / 드레 인 영역 의 일부 가 남 으며 , 핀 하부 구조물 ( 100 A ) 은 노출 되 지 않 는다 . 특정 실시 예 에서 , 채널 반도체 층 ( 102 ) 만 에칭 되 고 , 버퍼 반도체 층 ( 101 ) 은 에칭 되 지 않 는다 .