상술 한 바 와 같이 N 3 의 문턱 전압 과 N 4 의 문턱 전압 이 더 해진 전압 은 제 2 레벨 보다 크 다 . 따라서 , 제 1 및 제 2 레벨 을 가지 는 제어 신호 ( S _ SIG ) 가 인버터 ( I 3 ) 에 제공 되 면 NMOS 트랜지스터 ( N 4 ) 도통 되 지 않 아 인버터 I 3 는 제 3 레벨 의 논리 하이 신호 를 출력 한다 . 그러나 , 제 3 레벨 을 가지 는 제어 신호 ( S _ SIG ) 가 인버터 ( I 3 ) 에 제공 되 면 NMOS 트랜지스터 ( N 4 ) 는 도통 되 어 인버터 I 3 는 제 1 레벨 의 논리 로우 신호 를 출력 한다 . 따라서 , 제 어 신호 ( S _ SIG ) 에 임 베드 된 펄스열 을 분리 할 수 있 다 . 인버터 I 4 는 인버터 I 3 의 출력 신호 를 반전 하 여 제 1 레벨 과 제 3 레벨 사이 에서 스윙 하 는 펄스열 ( S _ OUT ) 로 출력 한다 .