도 4 는 본 발명 의 일 실시 예 에 따른 메모리 장치 의 판독 동작 을 설명 하 기 위해 도 1 의 메모리 장치 를 좀 더 상세 하 게 도시 하 는 회로도 이 다 . 도 4 의 메모리 장치 ( 100 a ) 는 도 1 의 메모리 장치 ( 100 ) 및 도 3 의 메모리 셀 어레이 ( 110 a ) 를 참조 하 여 설명 될 것 이 다 . 메모리 셀 어레이 ( 110 ) 는 선택 된 워드 라인 ( WL 3 ) , 선택 된 비트 라인 ( BL 5 ) , 비 선택 된 비트 라인 들 ( BL 6 , BL 7 ) , 및 선택 된 메모리 셀 ( MC 35 ) , 비 선택 된 메모리 셀 들 ( MC 36 , MC 37 ) 을 포함 할 수 있 다 . 로우 디코더 ( 120 ) 는 트랜지스터 들 ( Tpw 3 , Tnw 3 ) 을 포함 할 수 있 다 . 컬럼 디코더 ( 150 ) 는 트랜지스터 들 ( Tpb 5 ~ Tpb 7 , Tnb 5 ~ Tnb 7 ) 을 포함 할 수 있 다 . 트랜지스터 들 ( Tpb 5 ~ Tpb 7 , Tnb 5 ~ Tnb 7 , Tpw 3 , Tnw 3 ) 은 워드 라인 ( WL 3 ) 또는 비트 라인 들 ( BL 5 ~ BL 7 ) 을 프리 차지 하 거나 , 바이어 싱 하 거나 , 또는 플로팅 시키 기 위해 이용 될 수 있 다 . 예 를 들 어 , 트랜지스터 들 ( Tnb 5 ~ Tnb 7 , Tnw 3 ) 은 NMOS 일 수 있 고 그리고 트랜지스터 들 ( Tpb 5 ~ Tpb 7 , Tpw 3 ) 은 PMOS 일 수 있 다 .