본 발명 의 실시 예 들 에 따른 3 차원 반도체 장치 는 셀 어레이 영역 , 주변 회로 영역 , 센스 앰프 영역 , 디 코딩 회로 영역 및 연결 영역 을 포함 할 수 있 다 . 상기 셀 어레이 영역 에 는 , 복수 의 메모리 셀 들 및 상기 메모리 셀 들 로 의 전기 적 연결 을 위한 비트 라인 들 및 워드 라인 들 이 배치 된다 . 상기 주변 회로 영역 에 는 상기 메모리 셀 들 의 구동 을 위한 회로 들 이 배치 되 고 , 상기 센스 앰프 영역 에 는 상기 메모리 셀 들 에 저장 된 정보 를 판독 하 기 위한 회로 들 이 배치 된다 . 상기 연결 영역 은 상기 셀 어레이 영역 과 상기 디 코딩 회로 영역 사이 에 배치 될 수 있 으며 , 여기 에 는 상기 워드 라인 들 과 상기 디 코딩 회로 영역 을 전기 적 으로 연결 하 는 배선 구조 체가 배치 될 수 있 다 .