동작 동안 , 메모리 제어 로직 회로 ( 702 ) 는 워드 라인 ( 706 ) 을 활성 화 하 고 , 어레이 ( 704 ) 의 선택 된 셀 에 액세스 하 기 위해서 판독 비트 라인 ( 710 , 720 , 730 ) 또는 기록 비트 라인 ( 712 , 722 , 732 ) 을 선택 적 으로 활성 화 하 도록 적응 될 수 있 다 . 신호 는 선택 된 비트 라인 에 인가 될 수 있 고 , 결과 적 인 출력 은 선택 된 셀 에 저장 된 데이터 값 을 결정 하 기 위해서 기준치 에 비교 될 수 있 다 . 예 를 들 어 , 메모리 제어 로직 회로 ( 702 ) 는 판독 라인 ( 710 ) 및 소스 라인 ( 714 ) 사이 에 전압 을 인가 함 으로써 대표 셀 ( 708 ) 에서 판독 동작 을 수행 할 수 있 고 , 판독 라인 ( 710 ) 또는 소스 라인 ( 714 ) 을 통해 흐르 는 결과 적 인 전류 는 예 를 들 면 전류 센스 증폭기 를 통해 기준 전류 와 비교 될 수 있 다 . 또 다른 예 로서 , 전류 가 판독 라인 ( 710 ) 에 인가 될 수 있 고 , 판독 라인 ( 710 ) 및 소스 라인 ( 714 ) 사이 의 결과 적 인 전압 이 예 를 들 면 전압 센스 증폭기 를 통해 기준 전압 과 비교 될 수 있 다 . 판독 동작 으로부터 결정 된 데이터 값 은 제 1 데이터 판독 포트 ( 750 ) 또는 제 2 데이터 판독 포트 ( 752 ) 를 통해 제공 될 수 있 다 .