상기 데이터 입력 회로 ( 10 ) 의 데이터 입력 동작 을 간략히 설명 하 면 다음 과 같 다 . 도 2 를 참고 하 면 , 상기 스트로브 버퍼 ( 12 ) 에 입력 되 는 데이터 스트로브 신호 ( DQSTB ) 와 관련 하 여 , 기입 프리 앰 블 시간 ( write preamble time ; tWPRE ) 과 기입 포스트 앰 블 시간 ( write postamble time ; tWPST ) 이 도시 되 어 있 다 . 상기 기입 프리 앰 블 시간 ( tWPRE ) 과 상기 기입 포스트 앰 블 시간 ( tWPST ) 은 각각 상기 데이터 스트로브 신호 ( DQSTB ) 가 안정 적 으로 토글 ( toggle ) 할 때 , 상기 외부 입력 데이터 ( DQDIN ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 되 도록 하 기 위해 설정 된 시간 들 이 다 . 따라서 , 상기 기입 프리 앰 블 시간 ( tWPRE ) 은 상기 외부 입력 데이터 ( DQDIN ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 되 기 이전 에 데이터 스트로브 신호 ( DQSTB ) 의 토글 횟수 를 규정 하 고 , 상기 기입 포스트 앰 블 시간 ( tWPST ) 은 상기 외부 입력 데이터 ( DQDIN ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 된 후 데이터 스트로브 신호 ( DQSTB ) 의 토글 횟수 를 규정 한다 . 결국 , 상기 기입 프리 앰 블 시간 ( tWPRE ) 에 따라 , 외부 입력 데이터 ( DQDIN ) ( D 0 ∼ D 7 ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 되 는 시점 이 변화 될 수 있 다 . 예 를 들 어 , 상기 기입 프리 앰 블 시간 ( tWPRE ) 이 ' 1 ' 로 설정 된 경우 , 도 2 에서 ' tWPRE 1 ' 로 표시 된 것 과 같이 , 상기 데이터 스트로브 신호 ( DQSTB ) 의 첫 번 째 라이징 에지 ( rising edge ) 에 동기 하 여 , 상기 외부 입력 데이터 ( DQDIN ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 된다 . 또 , 상기 기입 프리 앰 블 시간 ( tWPRE ) 이 ' 2 ' 로 설정 된 경우 , 도 2 에서 ' tWPRE 2 ' 로 표시 된 것 과 같이 , 상기 데이터 스트로브 신호 ( DQSTB ) 의 두 번 째 로 라이징 에지 에 동기 하 여 , 상기 외부 입력 데이터 ( DQDIN ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 된다 . 도 2 에서 는 도면 의 간략 화 를 위해 , 상기 기입 프리 앰 블 시간 ( tWPRE ) 이 ' 2 ' 로 설정 된 경우 의 상기 외부 입력 데이터 ( DQDIN ) 의 타이밍 도만 이 도시 되 어 있 다 . 또 , 상기 기입 포스트 앰 블 시간 ( tWPST ) 에 따라 , 상기 외부 입력 데이터 ( DQDIN ) 의 마지막 비트 ( D 7 ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 된 이 후 의 상기 데이터 스트로브 신호 ( DQSTB ) 의 토글 횟수 가 결정 된다 . 예 를 들 어 , 상기 기입 포스트 앰 블 시간 ( tWPST ) 이 ' 1 ' 로 설정 된 경우 , 도 2 에 도시 된 것 과 같이 , 상기 데이터 스트로브 신호 ( DQSTB ) 는 상기 마지막 비트 ( D 7 ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 된 후 , 한 번 토글 한다 . 또 , 예 를 들 어 , 상기 기입 포스트 앰 블 시간 ( tWPST ) 이 ' 2 ' 로 설정 된 경우 , 상기 마지막 비트 ( D 7 ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 된 후 , 상기 데이터 스트로브 신호 ( DQSTB ) 가 두 번 토글 한다 . 상기 기입 프리 앰 블 시간 ( tWPRE ) 과 상기 기입 포스트 앰 블 시간 ( tWPST ) 은 GDDR ( Graphic dual data rate ) SDRAM ( Synchronous dynamic random access memory ) 과 같이 고주 파수 로 동작 하 는 반도체 메모리 장치 에서 더 길 게 설정 된다 . 그 이유 는 반도체 메모리 장치 의 동작 주파수 가 증가 할수록 클록 신호 ( CLK ) 의 주기 가 더 짧 아지므로 , 반도체 메모리 장치 의 안정 적 인 동작 을 위해서 는 , 상기 외부 입력 데이터 ( DQDIN ) 가 상기 데이터 버퍼 ( 11 ) 에 입력 되 기 전 에 또는 입력 된 후 에 , 상기 데이터 스트로브 신호 ( DQSTB ) 의 토글 횟수 가 증가 되 어야 하 기 때문 이 다 .