본 발명 의 듀얼 전압 조정 회로 를 0 . 13 um CMOS 공정 으로 설계 하 였 다 . 또한 본 발명 의 전압 조정 회로 의 성능 분석 을 위해 도 5 와 같 은 Folded Cascode 구조 의 OP AMP 를 설계 하 고 생성 된 바이어스 전압 을 가하 여 성능 시험 을 하 였 다 . 실험 에 사용 된 OP AMP 는 VB 1 , VB 2 및 VB 3 의 세 개 의 바이어스 전압 을 요구 한다 . VB 1 과 VB 2 는 PMOS 부하 회로 의 바이어스 이 므로 VDD 변화 를 트랙 킹 하 여 변하 는 전압 을 공급 하 였 고 , VB 3 는 테일 전류 의 바이어스 이 므로 GND 변화 를 트랙 킹 하 여 변하 는 전압 을 VB 3 에 공급 하 였 다 .