도 2 에 도시 된 메모리 셀 어레이 설계 에 포함 된 배출 제어기 ( 210 ) 가 적합 한 바이어스 전압 들 을 비 선택 된 비트 라인 및 워드 라인 상 에 유지 하 게 기능 할 수 있 지만 , 배출 제어기 ( 210 ) , 배출 셀 들 ( 250 ) , 및 연관 된 전기 적 연결 들 에 연관 된 추가 된 회로 ( 200 ) 는 메모리 어레이 의 크기 를 증가 시키 고 바람직 하 지 못한 추가 된 복잡 성 을 더한다 . 또한 , 도 2 에 도시 된 메모리 어레이 설계 는 복잡 성 을 더 하 고 구현 하 기 위해 추가 의 면적 을 요구 하 는 2 - 트랜지스터 워드 라인 드라이버 를 사용 한다 . 또한 , 리셋 동작 및 판독 동작 동안 에 , 순방향 바이어스 모드 에서 , 비 선택 된 셀 누설 은 그룹 내 비트 라인 들 의 반 이 선택 된 워드 라인 으로 누설 될 수 있 게 이 들 을 풀 업 할 수 있 다 . 선택 된 워드 라인 으로 싱크 ( sink ) 되 는 이러 한 누설 전류 는 전류 경로 의 I * R 에 기인 하 여 큰 전압 강하 들 을 야기 할 수 있 다 . 또한 , 플로팅 비트 라인 들 을 제어 하 고 선택 된 워드 라인 들 에 의한 누설 전류 를 감소 시키 기 위해 블록 들 내 사용 되 는 비트 라인 들 상 에 배출 셀 들 ( 250 ) 은 복잡 성 을 더한다 . 추가 되 는 배출 필라 장치 들 은 셀 들 이 블록 내 특별 워드 라인 들 및 연관 된 비트 라인 들 에 의해 교차 되 는 경우 에 만 구현 된다 . 결과 로서 , 8 개 의 특별 워드 라인 들 이 있 다면 , 각 그룹 이 한 특별 워드 라인 에 만 연관 되 는 8 개 의 추가 된 그룹 들 의 필라 ( pillar ) 장치 들 이 있 다 .