도 2 는 도 1 에 도시 된 3 차원 메모리 장치 ( 100 ) 의 낸드 스트링 구조 에 대한 회로도 이 다 . 도 2 을 참조 하 면 , 3 차원 메모리 장치 ( 100 ) 는 복수 의 낸드 스트링 들 ( 111 a , 121 a , 131 a , ...) 을 포함 하 고 있 다 . 각 낸드 스트링 들 ( 111 a , 121 a , 131 a , ...) 은 워드 라인 들 ( WL 0 ~ WLm - 1 ) , 메인 비트 라인 ( Main BL ) 및 공통 소스 라인 ( CSL ) 을 공유 한다 . 또한 , 낸드 스트링 들 ( 111 a , 121 a , 131 a , ...) 은 각각 스트링 선택 라인 들 ( SSL 1 , SSL 2 , SSL 3 , ...) 및 접지 선택 라인 들 ( GSL 1 , GSL 2 , GSL 3 , ...) 을 포함 한다 .