즉 , 본 발명 의 실시 예 에서 는 , 전술 한 바 와 같이 , 메모리 시스템 ( 110 ) 에 포함 된 컨트롤러 ( 130 ) 가 , 메모리 시스템 ( 110 ) 의 메모리 장치 ( 150 ) 에 대한 복수 의 채널 들 ( 또는 웨이 들 ) , 특히 메모리 장치 ( 150 ) 에 포함 된 복수 의 메모리 다이 들 과 컨트롤러 ( 130 ) 간 채널 들 ( 또는 웨이 들 ) 의 상태 를 확인 하 거나 , 또는 복수 의 메모리 시스템 들 에서 임의 의 메모리 시스템 , 예컨대 마스터 메모리 시스템 의 컨트롤러 가 , 복수 의 메모리 시스템 들 에 대한 복수 의 채널 들 ( 또는 웨이 들 ) , 특히 마스터 메모리 시스템 과 나머지 메모리 시스템 들 , 예컨대 마스터 메모리 시스템 과 슬레이브 메모리 시스템 들 간 채널 들 ( 또는 웨이 들 ) 의 상태 를 확인 한다 . 다시 말 해 , 본 발명 의 실시 예 에서 는 , 메모리 장치 ( 150 ) 의 메모리 다이 들 에 대한 복수 의 채널 들 ( 또는 웨이 들 ) , 또는 복수 의 메모리 시스템 들 에 대한 복수 의 채널 들 ( 또는 웨이 들 ) 이 , 비지 상태 , 레디 상태 , 액티브 상태 , 아이 들 상태 , 정상 상태 , 비 정상 상태 등 인 지 를 확인 한다 . 여기 서 , 본 발명 의 실시 예 에서 는 , 정상 상태 에서 레디 상태 또는 아이 들 상태 의 채널 들 ( 또는 웨이 들 ) 을 최상 의 채널 들 ( 또는 웨이 들 ) 로 결정 할 수 있 다 . 특히 , 본 발명 의 실시 예 에서 는 , 복수 의 채널 들 ( 또는 웨이 들 ) 에서 , 채널 ( 또는 웨이 ) 의 가용 용량 이 정상 범위 에 존재 하 거나 또는 채널 ( 또는 웨이 ) 의 동작 레벨 이 정상 범위 에 존재 하 는 채널 들 ( 또는 웨이 들 ) 을 , 최상 의 채널 들 로 결정 한다 . 여기 서 , 채널 ( 또는 웨이 ) 의 동작 레벨 은 , 각 채널 들 ( 또는 웨이 들 ) 에서 의 동작 클럭 , 파워 레벨 , 전류 / 전압 레벨 , 동작 타이밍 , 온도 레벨 등 에 의해 결정 될 수 있 다 .